En bref, le VHDL est un langage informatique utilisé pour la conception de circuits numériques. Jutilise le terme langage informatique pour distinguer le VHDL des autres langages de programmation plus courants comme Java ou C++. Mais VHDL est-il un langage de programmation ? Oui cest le cas. Ces

Bien que les outils VHDL et FPGA soient souvent très chers, il est facile daccéder gratuitement à des logiciels de pointe si vous êtes étudiant. Il existe plusieurs simulateurs, éditeurs et IDE pour travailler avec VHDL. Cet article vous montre comment installer deux des programmes les plus populair

Lorsque japprends un nouveau langage de programmation, jaime toujours commencer par apprendre à imprimer. Lorsque vous maîtrisez la sortie Hello World!, Vous savez que lenvironnement fonctionne. Il vous montre également le squelette de base du langage, le code minimum requis pour produire nimporte q

Dans le didacticiel précédent, nous avons appris quun processus peut être considéré comme un thread de programme. Nous avons également appris quun wait; Linstruction provoque une pause indéfinie du programme. Mais existe-t-il un moyen de faire attendre un programme pour une autre valeur de temps que

Dans le tutoriel précédent, nous avons appris à retarder le temps en utilisant le wait for déclaration. Nous avons également appris la boucle de processus. Nous savons maintenant que si nous le laissons faire, le thread du processus bouclera à lintérieur du processus pour toujours. Mais que se pass

Dans le tutoriel précédent, nous avons appris à créer une boucle infinie en utilisant le loop déclaration. Nous avons également appris comment sortir dune boucle en utilisant le exit déclaration. Mais que se passe-t-il si nous voulons que la boucle itère un certain nombre de fois ? La boucle For est

Dans le didacticiel précédent, nous avons appris à utiliser une boucle For pour itérer sur une plage dentiers. Mais que se passe-t-il si nous voulons un contrôle plus détaillé de la boucle quune simple plage dentiers fixes ? Nous pouvons utiliser une boucle While pour cela. La boucle While continue

Vous avez donc terminé la première partie de la série de didacticiels VHDL de base. Toutes nos félicitations! Vous nêtes quà des heures et des heures et des heures de devenir un véritable as du VHDL. Mais vous avez terminé la première étape, et cest la partie la plus importante en ce moment ! Avant

Dans le tutoriel précédent, nous avons appris à déclarer une variable dans un processus. Les variables sont utiles pour créer des algorithmes au sein dun processus, mais elles ne sont pas accessibles au monde extérieur. Si la portée dune variable ne se trouve que dans un seul processus, comment peut

Dans le didacticiel précédent, nous avons appris les principales différences entre les signaux et les variables. Nous avons appris que les signaux ont une portée plus large que les variables, qui ne sont accessibles quau sein dun processus. Alors, comment pouvons-nous utiliser des signaux pour la co

Dans le didacticiel précédent, nous avons utilisé une expression conditionnelle avec linstruction Wait Until. Lexpression garantissait que le processus nétait déclenché que lorsque les deux signaux de compteur étaient égaux. Mais que se passerait-il si nous voulions que le programme dun processus en

Vous devez toujours utiliser une liste de sensibilité pour déclencher des processus dans les modules de production. Les listes de sensibilité sont des paramètres dun processus qui répertorient tous les signaux auxquels le processus est sensible. Si lun des signaux change, le processus se réveillera

Le type le plus couramment utilisé en VHDL est le std_logic . Considérez ce type comme un bit unique, linformation numérique transportée par un seul fil physique. Le std_logic nous donne un contrôle plus précis sur les ressources de notre conception que le integer type, que nous avons utilisé dans l

Le std_logic_vector type peut être utilisé pour créer des bus de signaux en VHDL. Le std_logic est le type le plus couramment utilisé en VHDL, et le std_logic_vector en est la version tableau. Alors que le std_logic est idéal pour modéliser la valeur pouvant être portée par un seul fil, il nest pas

Testez vos compétences en matière de codage avec ce quiz VHDL après avoir terminé les didacticiels 6 à 11 de la série de didacticiels VHDL de base ! Si vous avez lu les articles du blog, regardé les vidéos et fait les exercices, vous devriez être qualifié pour répondre à la plupart des questions du

Les types signés et non signés en VHDL sont des vecteurs de bits, tout comme le type std_logic_vector. La différence est que si std_logic_vector est idéal pour implémenter des bus de données, il est inutile pour effectuer des opérations arithmétiques. Si vous essayez dajouter un nombre à un type st

Une instruction concurrente en VHDL est une affectation de signal au sein de larchitecture, mais en dehors dune construction de processus normale. Linstruction simultanée est également appelée affectation simultanée ou processus simultané. Lorsque vous créez une instruction simultanée, vous créez e

Linstruction Case-When obligera le programme à emprunter un chemin parmi plusieurs chemins différents, en fonction de la valeur dun signal, dune variable ou dune expression. Cest une alternative plus élégante à une instruction If-Then-Elsif-Else avec plusieurs Elsif. Dautres langages de programmati

Un module est une unité autonome de code VHDL. Les modules communiquent avec le monde extérieur via lentité . Carte des ports est la partie de linstanciation du module où vous déclarez à quels signaux locaux les entrées et les sorties du module doivent être connectées. Dans les didacticiels précéde

La création de modules est un excellent moyen de réutiliser le code, mais vous avez souvent besoin du même module avec de plus petites variations tout au long de votre conception. Cest à cela que servent les génériques et la carte générique. Il vous permet de rendre certaines parties du module confi