Je suis ravi de partager que le cours VHDL et FPGA que je développe depuis six mois est près de lachèvement. Actuellement en bêta, il sera officiellement lancé cet automne. Pour qui est ce cours ? Ce programme est conçu pour les développeurs qui connaissent déjà dautres langages de programmation mai

Quand jai rencontré linterface AXI pour la première fois en concevant un module, jai été surpris par son approche de contrôle de flux simplifiée. Contrairement aux protocoles traditionnels qui reposent sur des paires busy/valid, full/valid, ou empty/valid, AXI utilise seulement deux signaux : ready

Peupler la RAM bloc avec des valeurs prédéfinies se fait le plus efficacement en lisant des littéraux binaires ou hexadécimaux depuis un fichier ASCII. Cette technique sert aussi à créer des ROM, car la ROM FPGA est simplement une RAM quon lit uniquement. Pour les exemples ci-dessous, les constantes

Lire des données de stimulus depuis un fichier externe est un moyen puissant de contrôler un Device‑Under‑Test (DUT) en VHDL. En scriptant une séquence de valeurs de signaux et de temps de simulation dans un fichier texte brut, les concepteurs peuvent rapidement échanger des motifs de test sans modi

Lorsquon travaille avec des bancs de test VHDL, la façon la plus simple dimporter une image est dutiliser le format graphique raster BMP. Les fichiers BMP sont nativement supportés par Windows, et ils exposent les données brutes des pixels sans compression, les rendant idéaux pour la simulation. Cet

Cette vidéo est une présentation dintroduction sur la technologie FPGA et logique programmable. Jai donné cet exposé de 45 minutes lors dun événement organisé par 7 Peaks Software à Bangkok, Thaïlande, le 19 novembre 2019. Points forts de la présentation : 05:07 – Qui utilise les FPGA ? 09:06 – Que

Le VHDL inclut un générateur pseudo-aléatoire intégré qui produit des valeurs à virgule flottante dans lintervalle [0, 1]. En mettant à léchelle et en décalant ces valeurs, vous pouvez créer des données aléatoires de tout type — réel, entier, std_logic_vector, ou temps — adaptées aux bancs de test.

La modulation de largeur dimpulsion (PWM) transforme une broche FPGA numérique en un contrôleur analogique puissant. En commutant lalimentation à haute vitesse, le PWM délivre le courant moyen exact dont un dispositif a besoin, sans jamais générer une vraie tension analogique. Les applications typiq

Jai remarqué que beaucoup de gadgets que jai achetés ces dernières années sont passés du clignotement LED à la LED respirante. La plupart des gadgets électroniques contiennent une LED de statut dont le comportement donne des indications sur ce qui se passe à lintérieur de lappareil. Ma brosse à dent

Lorsquun banc de test VHDL atteint la fin de son exécution prévue, vous voudrez que le simulateur sarrête proprement et, si possible, rende le contrôle à tout script appelant. Cet article passe en revue les techniques les plus courantes et fiables pour arrêter une simulation sur les principaux simul

La plupart des simulateurs VHDL exposent le Tool Command Language (Tcl) comme interface de script principale. Lorsque vous tapez une commande dans la console du simulateur, vous utilisez Tcl, et vous pouvez aussi écrire des scripts qui pilotent et observent votre conception VHDL. Cet article vous gu

Les servos radiocommandés (RC) sont au cœur des avions, voitures et bateaux de modélisme. Ils traduisent une commande radio distante en une position angulaire précise. Comme les systèmes RC existent depuis des décennies, linterface standard de lindustrie est la modulation de largeur dimpulsion (PWM)

Linstruction generate de VHDL permet aux concepteurs de répliquer automatiquement un bloc de code sur plusieurs instances, chacune câblée à des signaux distincts. Considérez-la comme une boucle for à la compilation qui peut créer des processus chaînés ou des instanciations de modules, réduisant cons

Les chaînes de caractères en VHDL sont généralement limitées à des tableaux de caractères de longueur fixe. Cela est logique car le VHDL décrit du matériel, et les chaînes de longueur générique nécessitent de la mémoire dynamique. Pour définir un tableau de chaînes, il faut allouer de lespace à la c

Ce tutoriel vous guide dans lutilisation des cœurs Integrated Logic Analyzer (ILA) et Virtual Input/Output (VIO) de Xilinx Vivado pour déboguer et surveiller des conceptions VHDL directement sur la puce. À la fin, vous saurez comment insérer des sondes, configurer des déclencheurs et capturer le com

Lors de la conception VHDL pour des applications FPGA critiques en sécurité, la simple écriture de bancs de test ne suffit pas. Les ingénieurs doivent prouver quun module se comporte exactement comme spécifié, exempt deffets de bord cachés. La vérification formelle fournit cette assurance mathématiq

VUnit est un framework de vérification VHDL open-source de premier plan qui couple un lanceur de suite de tests Python avec une bibliothèque VHDL dédiée. Ensemble, ils automatisent la compilation des bancs de test, lexécution et le rapport de résultats, permettant aux ingénieurs de suivre un cycle d

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En VHDL, les variables se comportent de manière similaire aux variables C : leur valeur est disponible immédiatement après une affectation et reste inchangée jusquà la prochaine affectation. Cela les rend idéales pour le stockage temporaire et les calculs procéduraux au sein dun processus. Règles cl

Les concepteurs numériques sappuient sur larithmétique précise à lintérieur des FPGA et ASIC. Un concept central est la distinction entre les types de données signés et non-signés en VHDL. Les deux types sont définis dans le package numeric_std de la bibliothèque IEEE. Bien que de nombreux concepteu