Optimisation des TFETs bidirectionnels symétriques S/D à grille bilatérale : paramètres structuraux et performance bidirectionnelle

Résumé

Un transistor à effet de tunnel bidirectionnel symétrique source/drain (S/D) et interchangeable à contrôle de grille bilatéral (B-TFET) est proposé, présentant l'avantage de caractéristiques de commutation bidirectionnelles et de compatibilité avec les circuits intégrés CMOS par rapport aux TFETs asymétriques conventionnels. Les effets des paramètres structuraux, tels que les concentrations de dopage des régions N⁺ et P⁺, la longueur de la région N⁺ et la longueur de la région intrinsèque, sur les performances du dispositif (caractéristiques de transfert, rapport I_on/I_off, pente de sous-seuil) et le mécanisme interne sont discutés et expliqués en détail.

Introduction

La consommation d'énergie est l'un des principaux problèmes de l'industrie des circuits intégrés. Si un dispositif fonctionne dans l'état passant, son courant de conduction doit atteindre une certaine valeur critique ; lorsque le courant atteint cette valeur, la tension de grille correspondante est définie comme la tension de seuil. Lorsque le dispositif est dans l'état bloqué, la tension de grille correspondante doit être différente de celle de l'état passant critique, souvent appelée tension d'état bloqué. Le concept de pente de sous-seuil (SS) s'applique au dispositif qui fonctionne entre l'état bloqué et l'état passant critique, qui est égal à la variation de tension de grille lorsque le courant augmente d'un ordre de grandeur. Lorsque le dispositif est bien conçu, la valeur critique du courant passant, la tension de seuil et la tension d'état bloqué sont déterminées ; alors, une SS plus faible correspond à des variations de courant plus fortes dans la zone de sous-seuil, un courant statique plus faible du dispositif dans l'état bloqué, et une consommation d'énergie statique plus faible. La SS des transistors à effet de champ à oxyde métal-semiconducteur (MOSFET), qui sont les cellules unitaires de base largement utilisées dans les circuits intégrés, est limitée par le mécanisme physique du courant généré pendant le fonctionnement du dispositif et ne peut pas être inférieure à la valeur limite de 60 mV/dec. Pour franchir cette limitation, un transistor à effet de tunnel (TFET PIN ou NIP) basé sur la technologie silicium a été proposé ces dernières années. Un TFET conventionnel est formé en ajoutant une couche de semi-conducteur intrinsèque faiblement dopé entre des matériaux semi-conducteurs de type p et n. Comparé au MOSFET, le TFET présente les avantages d'une haute sensibilité et d'une faible consommation d'énergie statique. Le TFET commute en modulant le tunnel quantique à travers une barrière au lieu de moduler l'émission thermionique par-dessus une barrière comme dans le MOSFET traditionnel. Ainsi, le TFET n'est pas limité par la queue de Maxwell-Boltzmann des porteurs, qui limite la SS du MOSFET à 60 mV/dec à température ambiante (exactement 63 mV/dec à 300 K). Le concept a été proposé par Chang et al. chez IBM. Pour la première fois, Joerg Appenzeller et ses collègues chez IBM ont démontré que la SS du TFET pouvait être inférieure à 60 mV/dec. Le TFET peut être utilisé comme commutateur électronique économe en énergie, ce qui franchit le goulot d'étranglement des MOSFET et réduit considérablement la consommation d'énergie des CI. Le processus de production est compatible avec les MOSFET. Il est susceptible de remplacer le transistor MOSFET comme unité de base des circuits intégrés de prochaine génération. Par conséquent, les TFETs sont devenus un sujet brûlant ces dernières années. Pour améliorer les performances des TFETs en termes de SS, de courant direct et de fuite inverse, de nombreuses études sur la conception et l'optimisation de la structure des dispositifs TFET ont été menées, se concentrant principalement sur l'amélioration de la forme de la structure du canal et de l'électrode de grille, et des matériaux diélectriques de grille avec différentes fonctions de travail. L'analyse caractéristique et l'optimisation de la structure du matériau diélectrique de grille et des diélectriques de grille avec différentes constantes diélectriques ont également été effectuées. En physique des dispositifs, la modélisation analytique des TFETs à structure double grille et à structure grille enveloppante a également été largement réalisée. Un inconvénient des TFETs à base de silicium par rapport aux MOSFETs est le courant direct plus faible, et l'amplitude du courant direct est déterminée par l'efficacité de génération du courant de tunnel. L'efficacité de génération du courant de tunnel peut être augmentée en réduisant le gap de bande entre la bande de valence et la bande de conduction dans la région utilisée pour générer le courant de tunnel interbandes, ou en réduisant l'épaisseur de la région de tunnel. Par conséquent, en ingénierie des matériaux, les dispositifs TFET basés sur des matériaux semi-conducteurs à gap de bande étroit et des structures de tunnel à hétérojonction ont été largement développés. Parallèlement, l'introduction de matériaux bidimensionnels dans les TFETs comme couches de tunnel d'épaisseur ultra-fine a été largement étudiée. De plus, certains articles ont rapporté la fiabilité des TFETs, comme l'effet du dopage de la source sur l'entrelacement du gap de tunnel, l'effet du tunnel assisté par pièges sur les caractéristiques de sous-seuil des TFETs, et l'effet du dopage aléatoire sur la perturbation des performances du dispositif. Cependant, les résultats de recherche actuels visent principalement les caractéristiques de fonctionnement de base et les principes de fonctionnement des TFETs individuels, et le but fondamental le plus important de la recherche et du développement des TFETs est de fournir une unité structurelle de base avec une consommation d'énergie plus faible et de remplacer la structure MOSFET existante. Pour atteindre cet objectif fondamental, il doit être placé dans un circuit spécifique pour vérifier sa compatibilité avec la technologie MOSFET. Actuellement, la recherche sur la stratégie de conception de circuits basée sur les dispositifs TFET est progressivement menée, comme les circuits analogiques et à signaux mixtes, les circuits logiques numériques, la conception de circuits de gestion de l'énergie. Il existe également des études sur la conception de circuits hybrides basés sur MOSFETs et TFETs. Cependant, les types de dopage de la région source et de la région drain sont opposés, ce qui crée une asymétrie de la région source et drain. Cette structure asymétrique rend impossible le remplacement complet du MOSFET avec la symétrie source/drain.

Prenons l'exemple du TFET de type n. Le côté avec impureté de type p est utilisé comme région source, tandis que l'autre côté avec impureté de type n est utilisé comme région drain. Lorsque le dispositif fonctionne, une différence de potentiel positive doit être appliquée de la région drain vers la région source. Si l'électrode source et l'électrode drain sont interchangées, c'est-à-dire que la région d'impureté de type p est mise à un potentiel plus élevé par rapport à la région d'impureté de type n, alors la jonction PN formée par la région d'impureté de type p et la région d'impureté de type n sera toujours en état de polarisation directe, ce qui cause l'échec de la fonction de contrôle de l'électrode de grille, le TFET sera presque toujours dans l'état passant et ne pourra pas être bloqué. En d'autres termes, cela cause l'échec de la fonction de commutation du TFET. Les modules fonctionnels de circuit (tels que les portes de transmission), qui doivent utiliser les caractéristiques de commutation bidirectionnelle des transistors pour fonctionner normalement, sont difficiles à réaliser en utilisant des TFETs conventionnels avec une structure asymétrique de source et drain. Pour résoudre ces problèmes, nous avons proposé un TFET bidirectionnel symétrique source/drain et interchangeable (B-TFET), qui montre l'avantage de caractéristiques de commutation bidirectionnelles et de compatibilité avec les circuits intégrés CMOS par rapport aux TFETs asymétriques traditionnels. Dans cet article, nous proposons un B-TFET à contrôle de grille bilatéral modifié avec un canal planaire. Les effets des paramètres structuraux clés, tels que les concentrations de dopage des régions N⁺ et P⁺, la longueur de la région N⁺ et la longueur de la région intrinsèque, sur les performances du dispositif, par exemple les caractéristiques de transfert, le rapport I_on/I_off et la pente de sous-seuil, sont expliqués en détail basés sur l'analyse physique. Ensuite, ces paramètres structuraux clés sont optimisés.

Méthodes

La figure 1a montre une vue de dessus schématique du B-TFET de type N à contrôle de grille bilatéral avec canal planaire. La figure 1b montre une vue en coupe du B-TFET de type N à contrôle de grille bilatéral. Contrairement au TFET conventionnel, le B-TFET proposé est complètement symétrique, les régions dopées P⁺ interchangeables source/drain se trouvent de chaque côté du corps de silicium, et l'électrode de grille se trouve des deux côtés du corps de silicium. La structure du dispositif est entièrement symétrique. La région dopée N⁺ se trouve dans la partie centrale du corps de silicium. L et W sont la longueur totale et la largeur totale du dispositif proposé, respectivement. L_i est la longueur de la région intrinsèque ; L_N+ est la longueur de la région N⁺ ; L_S/D et W_S/D sont la longueur et la largeur des régions source/drain interchangeables dopées P⁺, respectivement ; T est l'épaisseur du corps de silicium ; t_ox est l'épaisseur de l'oxyde de grille ; t_i est l'épaisseur de la région de tunnel intrinsèque entre la région S/D et l'oxyde de grille.

Dans cet article, tous les modèles physiques tels que le modèle statistique de Fermi, le modèle de mobilité CVT, le modèle de recombinaison Auger, le modèle de rétrécissement du gap de bande et un modèle standard de tunnel interbandes sont activés. Tous les paramètres du dispositif dans cet article sont répertoriés dans le tableau 1.

Résultats et discussion

Les figures 2a, b montrent la caractéristique de transfert, le rapport I_on/I_off et la SS moyenne avec différents N_D (10¹⁸–10²¹ cm⁻³). Sur la figure 2a, N_D affecte l'intensité du courant de fuite drain-source en polarisation inverse. Avec l'augmentation de la concentration de dopage, le courant de fuite est significativement supprimé, et le courant direct ne change pas significativement. Sur la figure 2b, la SS et le rapport I_on/I_off sont également affectés par N_D. Avec l'augmentation de la concentration de dopage, comme le courant de fuite inverse est significativement supprimé, le courant au point de fonctionnement statique diminue, donc la SS moyenne diminue également. Comme le courant direct est beaucoup moins affecté que la fuite inverse, le rapport I_on/I_off augmente avec l'augmentation de la concentration de dopage. Les figures 2c, d montrent les distributions de potentiel 2D du B-TFET proposé avec N_D égal à 10¹⁹ cm⁻³ et 10²¹ cm⁻³, respectivement. Lorsque l'électrode de grille est polarisée en inverse, un fort champ électrique sera généré entre l'électrode drain polarisée en direct et l'électrode de grille polarisée en inverse, ce qui entraîne un fort tunnel interbandes près de la région drain. Parmi les paires électron-trou résultantes, les électrons peuvent s'écouler directement hors de l'électrode drain, tandis que les trous de la bande de valence doivent traverser la région N⁺, ensuite la région intrinsèque du côté source et être évacués par l'électrode source pour former le courant de fuite continu. Pour minimiser le courant de fuite, les trous produits par le tunnel interbandes doivent être efficacement bloqués pour qu'ils ne s'écoulent pas hors de la région N⁺. Comparée à la région N⁺ à concentration plus faible, la région N⁺ à concentration plus élevée forme une plus grande différence de potentiel entre la région P⁺ et la région N⁺, c'est-à-dire que la valeur du potentiel à la frontière entre la région intrinsèque et la région N⁺ augmentera avec l'augmentation de N_D car la région N⁺ à concentration plus élevée peut produire une plus grande différence de concentration électronique entre source et drain. Alors, plus d'électrons peuvent diffuser de la région N⁺ vers les régions intrinsèques des deux côtés de la région N⁺, ce qui augmente la quantité de charge positive (principalement composée de donneurs) dans la région N⁺ après ionisation et augmente par conséquent la différence de potentiel entre la région P⁺ et la région N⁺. Précisément parce que la région N⁺ avec une concentration de dopage plus élevée a un potentiel plus élevé que les côtés source et drain après ionisation, les trous générés par le tunnel interbandes près de la région drain peuvent être plus efficacement bloqués, ce qui diminue plus efficacement le courant de fuite.

En plus de la concentration de dopage de la région N⁺, un autre paramètre clé de la région N⁺, qui peut affecter significativement le courant de fuite en polarisation inverse, est la longueur de la région N⁺. Les figures 3a, b montrent les caractéristiques de transfert I_ds-V_gs du B-TFET proposé avec différents L_N+. Le courant de fuite en polarisation inverse diminue largement avec l'augmentation de L_N+. La SS et le rapport I_on/I_off sont également affectés par L_N+. Avec l'augmentation de L_N+, comme le courant de fuite inverse est significativement supprimé, le courant au point de fonctionnement statique et la SS moyenne sont également réduits. Le courant direct est beaucoup moins affecté que la fuite inverse, et le rapport I_on/I_off augmente avec l'augmentation de L_N+. Les figures 3c, d montrent les distributions de concentration de trous 2D du B-TFET proposé avec L_N+ égal à 2 nm et 80 nm, respectivement. Lorsque L_N+ est égal à 2 nm, la concentration minimale de trous dans la région N⁺ est supérieure à 10¹⁷ cm⁻³, tandis que lorsque L_N+ est égal à 80 nm, la concentration minimale de trous est inférieure à 10¹⁴ cm⁻³. L'augmentation de la longueur de la région N⁺ améliore sa capacité à empêcher les trous de traverser la région N⁺. En tant que porteur minoritaire hors équilibre dans la région N⁺, lorsque la région N⁺ est plus longue, plus de trous se recombineront avec des électrons avant de traverser la région N⁺, donc l'augmentation de la longueur de la région N⁺ peut également former un courant de fuite continu en polarisation inverse. La SS moyenne peut être réduite à 40,2 mV/dec, et le rapport I_on/I_off peut dépasser 10¹⁰.

Les figures 4a, b montrent les caractéristiques de transfert I_ds-V_gs et les changements de SS et de rapport I_on/I_off du B-TFET proposé avec différents L_i, respectivement. Le courant direct diminue avec l'augmentation de L_i car la résistance de la région intrinsèque est proportionnelle à sa propre longueur. Alors, pour maximiser le courant direct, la longueur de la région intrinsèque devrait être minimisée. Cependant, la diminution de la longueur de la région intrinsèque renforce le champ électrique dans la région intrinsèque entre la région source P⁺ et la région N⁺, donc la courbure de bande près de cette région est plus grande que la région intrinsèque près de l'électrode drain, ce qui induit plus de courant de fuite en polarisation inverse. Les figures 4c, d montrent les distributions de potentiel en polarisation inverse 2D du B-TFET proposé pour L_i égal à 4 nm et 100 nm, respectivement. Pour le cas du L_i le plus court (4 nm), le champ électrique dans la région intrinsèque entre la région source P⁺ et la région N⁺ près de l'électrode source est beaucoup plus fort que celui dans la région intrinsèque entre la région drain P⁺ et la région N⁺ près de l'électrode drain. Alors, le courant de fuite reste presque constant, ce qui est indépendant de la variation de tension de grille. La figure 4b montre que la plage de valeur optimale de L_i est d'environ 7–10 nm, où la SS diminue à une valeur de vallée de 41 mV/dec et le rapport I_on/I_off augmente à une valeur maximale d'environ 10⁸.

Les figures 5a, b montrent les caractéristiques de transfert I_ds-V_gs et le changement de SS et de rapport I_on/I_off du B-TFET proposé avec différents N_A. La figure 5a montre qu'en augmentant la concentration de la région dopée P⁺, on peut obtenir une SS plus faible et un courant direct plus grand. Le courant de fuite en polarisation inverse n'est pas évidemment affecté par le changement de N_A, mais le courant direct peut être augmenté avec l'augmentation de N_A. Sur la figure 5b, la SS et le rapport I_on/I_off peuvent tous deux être améliorés en augmentant N_A. Les figures 5c, d montrent les distributions de champ électrique 2D du B-TFET proposé avec N_A égal à 10¹⁹ cm⁻³ et 10²¹ cm⁻³, respectivement. L'augmentation de N_A renforce le champ électrique dans la région de tunnel intrinsèque ; alors, plus de paires électron-trou peuvent être générées par tunnel interbandes, ce qui améliore le courant direct du B-TFET proposé.

Selon la discussion ci-dessus, N_D et N_A devraient tous deux être fixés à la valeur maximale possible. La plage de valeur optimale de L_i est de 7–10 nm. Cependant, il y a un compromis entre la consommation d'énergie statique et L_N+. La figure 6 montre les caractéristiques de transfert I_ds-V_ds du B-TFET optimisé avec différents L_N+. L_N+ peut être sélectionné selon différentes exigences de conception de consommation d'énergie statique. Comme compromis, pour garantir que le rapport I_on/I_off est supérieur à 10⁸, L_N+ est recommandé d'être supérieur à 20 nm. Le courant passant est augmenté à environ 6 × 10⁻⁶ A, et la SS est réduite à 38 mV/dec.

Conclusions

Dans cet article, les effets des paramètres structuraux et du mécanisme interne d'un transistor à effet de tunnel bidirectionnel symétrique source/drain et interchangeable à contrôle de grille bilatéral sont analysés. Les effets des paramètres clés tels que la concentration et la longueur de la région N⁺, la longueur de la région intrinsèque entre les régions P⁺ et N⁺, et la concentration de la région P⁺ ont été discutés en détail. Comparé au TFET conventionnel, le B-TFET a l'avantage d'une forte résistance au courant de fuite en polarisation inverse. Par la suite, de bonnes performances telles qu'une SS moyenne plus faible et un rapport I_on/I_off plus élevé peuvent être obtenues. De plus, en raison de la symétrie structurelle et des caractéristiques de commutation bidirectionnelle et interchangeables source/drain, il est plus compatible avec le circuit CMOS.