Conception à épaisseur de canal en escalier améliorant l'efficacité des TFET à double grille : étude par simulation

Résumé

Le transistor à effet de tunnel à double grille (DG TFET) devrait repousser les limites du courant de fuite et de la pente de sous-seuil. Cependant, il souffre également du comportement ambipolaire avec l'architecture source/drain symétrique. Pour surmonter le courant ambipolaire, une asymétrie doit être introduite entre la source et le drain. Dans cet article, nous étudions les performances des DG TFET avec épaisseur de canal en escalier (SC TFET) en utilisant la simulation 2D. L'asymétrie entre source et drain est introduite par l'épaisseur de canal en escalier ; par conséquent, le comportement ambipolaire devrait être atténué. Les résultats montrent que le SC TFET présente une réduction significative du courant ambipolaire comparé au DG TFET conventionnel. Les mécanismes du SC TFET sont discutés en détail pour explorer la compréhension physique. Les impacts introduits par les paramètres structurels sur la tension d'amorçage, la pente de sous-seuil, le courant de drain en état passant et en état ambipolaire sont également présentés pour déterminer la structure optimale.

Contexte

Alors que le processus de miniaturisation extrême se poursuit, la technologie CMOS avec MOSFET conventionnel rencontre divers défis tels que l'augmentation du courant de fuite et de la pente de sous-seuil (SS). Le transistor à effet de tunnel (TFET), qui utilise les mécanismes de tunnel interbandes (BTBT), devrait repousser les limites du courant de fuite et du SS. Le TFET à base de silicium montre des avantages tels que la haute fiabilité et le faible coût. Cependant, le TFET conventionnel à base de silicium présente un courant passant relativement faible comparé au MOSFET en raison du taux BTBT contraint. Pour développer le potentiel du TFET à base de silicium, diverses structures TFET novatrices ont été récemment proposées pour améliorer le courant passant. Le TFET à double grille (DG TFET) montre un taux BTBT amélioré, conduisant à un courant passant accru. Cependant, le courant ambipolaire du DG TFET est également augmenté puisque l'amélioration du taux BTBT est activée dans l'état ambipolaire également. Pour surmonter davantage le courant ambipolaire, une asymétrie doit être introduite entre source et drain. Les DG TFET avec sous-chevauchement grille-drain et concentration de dopage drain moindre sont des méthodes courantes pour atténuer le problème ambipolaire. Mais le sous-chevauchement grille-drain nécessite une distance S/D plus grande et une concentration de dopage drain moindre augmente les résistances série. Un travail antérieur a montré que les effets ambipolaires dans le TFET avec sous-chevauchement drain pourraient être davantage atténués en utilisant des espaceurs à faible k et en plaçant les contacts en configuration haut/bas, suggérant que des stratégies d'asymétrie combinées pourraient être significatives pour améliorer les performances du TFET. Dans notre travail précédent, le FinFET avec largeur de nageoire asymétrique a démontré l'amélioration des performances du FinFET. On pense également que l'épaisseur de canal t_si a un impact significatif sur le taux BTBT du DG TFET ; par conséquent, l'asymétrie entre l'épaisseur source et l'épaisseur drain pourrait davantage atténuer le courant ambipolaire et doit être étudiée en profondeur.

Dans cet article, nous étudions les diverses performances du DG TFET avec épaisseur de canal en escalier (SC TFET), l'asymétrie entre source et drain étant introduite par l'épaisseur de canal en escalier de sorte que le courant ambipolaire soit réduit. Le reste de cet article est organisé comme suit : la Section 2 présente la structure du dispositif et la configuration de simulation. Dans la Section 3, les mécanismes du SC TFET sont discutés en détail. La discussion détaillée concernant les impacts des paramètres structurels sur les courbes de transfert, la tension d'amorçage (V_onset), la SS moyenne et le courant de drain en état passant/ambipolaire est également présentée. Finalement, les conclusions de cet article sont exposées en section IV.

Structure et simulation

Le diagramme schématique du SC TFET considéré dans cet article est montré en Fig. 1a. L'épaisseur de canal près de la région source n'est pas égale à l'épaisseur de canal près de la région drain. L'épaisseur de canal change par palier à un certain point dans la région de canal. La hauteur du palier et la position du palier sont notées H et L_s respectivement. t_si1 et t_si2 sont l'épaisseur de canal près de la région source et la région drain respectivement. L'épaisseur d'oxyde effective (EOT) est de 1 nm dans notre simulation. La région source est fortement p-dopée (10²⁰ atomes/cm³) et la région drain est fortement n-dopée (10²⁰ atomes/cm³) pour réduire la résistance série, la région de canal étant légèrement n-dopée (10¹⁷ atomes/cm³). Afin d'analyser la tension d'amorçage avec diverses configurations d'épaisseur de canal, la fonction de travail de la grille métallique est fixée à 4,5 eV, la longueur de grille est égale à la longueur de canal L_ch et fixée à 50 nm. Les simulations sont effectuées avec Sentaurus TCAD version I-2013.12. Le modèle de dépendance au dopage et le modèle de mobilité dépendant du champ sont le modèle de mobilité unifié Philips et le modèle de mobilité Lombardi respectivement. Les statistiques Fermi-Dirac, les modèles de recombinaison Shockley-Read-Hall et Auger sont également utilisés. Afin de prendre en compte les régions source/drain fortement dopées, le modèle de rétrécissement de bande est activé. Le modèle BTBT non-local basé sur l'approximation de Wentzel-Kramer-Brillouin (WKB) accordé avec les résultats expérimentaux et le modèle de quantification gradient de densité sont activés pour obtenir une simulation précise. La tension d'amorçage est définie comme la tension de grille à laquelle la pente de sous-seuil est maximale. La SS moyenne est extraite du courant d'état bloqué à I_d = 10⁻¹¹ A/μm.

Résultats et discussion

Courbes de transfert et mécanisme

La Fig. 1b montre les courbes de transfert du SC TFET et des DG TFET conventionnels en échelle logarithmique et linéaire respectivement. On identifie l'état passant, l'état bloqué et l'état ambipolaire. Pour les TFET, un courant passant plus élevé et un courant ambipolaire plus faible sont toujours souhaités, ce qui requiert que V_onset et SS soient faibles tandis que l'état bloqué doit avoir une large plage de tension. Comme montré en Fig. 1b, le V_onset du DG TFET conventionnel avec épaisseur de canal de 10 nm est plus faible que celui du DG TFET avec épaisseur de canal de 20 nm. Le V_onset extrait du DG TFET avec t_si = 10 nm est de 0,04 V et sa SS moyenne extraite est de 44,8 mV/déc, le V_onset et la SS moyenne du DG TFET conventionnel avec t_si = 20 nm étant de 0,1 V et 50,6 mV/déc respectivement. Le courant de drain du DG TFET conventionnel avec t_si = 10 nm est amélioré de 94,7 % comparé au DG TFET conventionnel avec t_si = 20 nm. La raison principale de cette amélioration du courant de drain est la réduction de SS et V_onset. Cependant, la plage d'état bloqué du DG TFET conventionnel avec t_si = 10 nm n'est que de 0,17 V. Le DG TFET conventionnel avec t_si = 20 nm, en comparaison, présente une plage d'état bloqué de 0,45 V. Par conséquent, le courant d'état ambipolaire du DG TFET conventionnel avec t_si = 20 nm est réduit de 3 ordres de grandeur comparé au DG TFET conventionnel avec t_si = 10 nm.

Pour une comparaison équitable, t_si1 et t_si2 des SC TFET sont égaux aux épaisseurs de canal des DG TFET conventionnels ci-dessus respectivement. L'épaisseur de canal plus étroite t_si1 du SC TFET est de 10 nm et l'épaisseur de canal plus large t_si2 du SC TFET est de 20 nm. La position du palier est assumée au milieu du canal et L_s est de 25 nm. On observe que le SC TFET montre des caractéristiques prometteuses incluant le courant de drain élevé en état passant ainsi que la large plage d'état bloqué. Le courant de drain du SC TFET en état passant est similaire comparé au DG TFET conventionnel avec t_si = 10 nm, la SS moyenne est de 45,8 mV/déc et V_onset est de 0,03 V. Cependant, la plage d'état bloqué du SC TFET est améliorée jusqu'à 123,5 % et le courant d'état ambipolaire est également réduit de 3 ordres de grandeur en comparaison avec le DG TFET conventionnel avec t_si = 10 nm. Par conséquent, les caractéristiques d'état passant du SC TFET sont similaires au DG TFET conventionnel avec épaisseur de canal étroite, le SC TFET montre également des courbes d'état bloqué/ambipolaire quasi parallèles au DG TFET conventionnel avec épaisseur de canal large. Ainsi, le SC TFET peut atteindre simultanément une SS faible, un V_onset réduit et une large plage d'état bloqué.

Pour explorer le mécanisme physique du SC TFET, nous comparons les taux BTBT et les diagrammes de bandes d'énergie en état passant, près du point d'amorçage et en état ambipolaire respectivement. La Fig. 2a montre les taux BTBT du SC TFET et des DG TFET conventionnels. On voit que le taux BTBT dépend fortement de l'épaisseur de canal. En fait, la relation entre l'épaisseur de canal et le courant BTBT I_BTBT peut s'exprimer comme suit :

I_BTBT ∝ exp(−4λ√(2m*E_g^2/3) / (3ℏ(ΔΦ + E_g)))

Où λ = (ε_sit_sit_ox/2ε_ox)^1/2 est la longueur naturelle, ε_si et ε_ox sont les permittivités du silicium et de l'oxyde respectivement et t_ox est l'épaisseur d'oxyde. ΔΦ est la plage d'énergie sur laquelle le tunnel peut avoir lieu, E_g est le gap de bande au niveau de la jonction tunnel, et m* est la masse de tunnel. L'équation (1) indique que I_BTBT devrait augmenter quand t_si diminue. Par conséquent, le taux BTBT du DG TFET conventionnel avec t_si = 10 nm devrait être plus grand que celui du DG TFET conventionnel avec t_si = 20 nm. Le SC TFET montre une distribution similaire de taux BTBT au DG TFET conventionnel avec t_si = 10 nm. Cela est dû au fait que le BTBT se produit principalement près de la jonction source en état passant, donc l'épaisseur de canal près de la jonction source déterminera le taux BTBT en état passant. La Fig. 2b montre le diagramme de bandes d'énergie du SC TFET et des DG TFET conventionnels. Puisque le taux BTBT est fondamentalement lié à la distance de tunnel, le diagramme de bandes d'énergie, qui peut présenter clairement la distance de tunnel, expliquera l'origine de la variation des taux BTBT. Dans la Fig. 2b, la distance de tunnel minimale du SC TFET est localisée près de la jonction source et est plus ou moins égale à celle du DG TFET conventionnel avec t_si = 10 nm. La distance de tunnel minimale du DG TFET conventionnel avec t_si = 20 nm est significativement plus large ; par conséquent, son taux BTBT est réduit comparé au SC TFET et au DG TFET conventionnel avec épaisseur de canal plus mince.

La Fig. 3a montre les taux BTBT lorsque la tension de grille est nulle et proche de la tension d'amorçage. On voit que le SC TFET possède le taux BTBT le plus élevé, suivi par le DG TFET conventionnel avec t_si = 10 nm. Le DG TFET conventionnel avec t_si = 20 nm montre le taux BTBT le plus faible. La Fig. 3b exhibe le diagramme de bandes d'énergie correspondant. On observe que la localisation de la distance minimale de la bande de valence à la bande de conduction est au centre de la région de canal. De plus, la distance minimale du DG TFET conventionnel avec épaisseur de canal plus large est plus longue que celle du SC TFET et du DG TFET conventionnel avec épaisseur de canal plus mince. Cela indique que l'épaisseur de canal a aussi un impact significatif sur le taux BTBT au point d'amorçage. Donc, V_onset dépend aussi de l'épaisseur de canal. Un autre fait est que le SC TFET exhibe un taux BTBT plus grand que celui du DG TFET conventionnel avec t_si = 10 nm même si leurs épaisseurs de canal minimales sont égales. Ce phénomène est attribué à la variation de distribution de potentiel introduite par le coin de l'électrode de grille, comme aussi observé dans d'autres travaux. Par conséquent, le SC TFET montre le V_onset le plus bas, suivi par le DG TFET conventionnel avec canal mince, et le DG TFET conventionnel avec canal large exhibe le V_onset le plus haut.

La Fig. 4a montre la comparaison des taux BTBT en état ambipolaire. Puisque le taux BTBT dépend fortement de l'épaisseur de canal, le TFET conventionnel avec t_si = 10 nm montre le taux BTBT le plus significatif comparé aux deux autres structures TFET. Le SC TFET, cependant, montre un taux BTBT similaire au DG TFET conventionnel avec t_si = 20 nm. C'est parce que le tunnel est principalement généré près de la région drain et le SC TFET a une épaisseur de canal plus large près de la région drain. En Fig. 4b, le diagramme de bandes d'énergie en état ambipolaire est aussi exhibé. On voit clairement que la distance de tunnel minimale est localisée près de la région drain. De plus, les distances de tunnel du SC TFET et du DG TFET conventionnel avec épaisseur de canal plus large sont plus grandes que celle du DG TFET conventionnel avec épaisseur de canal plus mince, résultant dans le faible courant ambipolaire du SC TFET et du DG TFET conventionnel avec épaisseur de canal plus large.

Impacts de H et L_s sur les caractéristiques DC

La Fig. 5a montre les courbes de transfert du SC TFET avec divers H et t_si1 = 10 nm. On voit que H a moins d'impact sur le courant d'état passant. Le courant ambipolaire, cependant, réduit significativement quand H augmente, la plage d'état bloqué s'améliore aussi avec la hausse de H. On voit aussi que la réduction du courant ambipolaire diminue quand H augmente. La raison en est que l'effet de couplage de la structure à double grille tend à être moins significatif avec une épaisseur de canal plus grande. Par conséquent, quand H augmente, les taux BTBT deviennent plus indépendants de l'épaisseur de canal, menant à la saturation du courant ambipolaire. Pour explorer davantage le paramètre structurel optimal, les effets de H variant de 0 à 15 nm sur les performances du dispositif sont extraits et montrés en Fig. 5b-d. La Fig. 5b exhibe V_onset et la variation du taux BTBT avec différents H et t_si1. On voit que V_onset diminue monotoniquest avec l'augmentation de H. Cela est dû au fait que le coin de l'électrode de grille introduirait la variation de la distribution de potentiel dans la région de canal, résultant dans l'altération du taux BTBT et de V_onset. La Fig. 5b démontre que le taux BTBT augmente quand H s'améliore. Par conséquent, une diminution de V_onset peut être trouvée avec l'augmentation de H. On observe aussi que V_onset augmente quand t_si1 augmente. La raison principale est que l'augmentation de t_si1 affaiblit le taux BTBT, résultant dans un V_onset plus élevé. En Fig. 5c, la SS moyenne extraite du SC TFET avec divers H et t_si1 est montrée. La tendance de SS avec différents H est opposée à celle de V_onset. En d'autres termes, SS augmente quand H augmente. Nous avons mentionné que le courant de drain en état passant dépend de t_si1, donc les SC TFET avec différents H mais avec le même t_si1 devraient avoir un courant de drain similaire en état passant. De plus, on sait que V_onset diminue avec l'augmentation de H. Cela implique que la plage de tension de grille pour piloter le même courant de drain est améliorée quand H augmente. Par conséquent, la SS moyenne augmente monotoniquest avec la hausse de H. On voit aussi que l'augmentation de t_si1 nuira à SS, ce qui est dû à la capacité de contrôle de grille réduite. La Fig. 5d montre le courant de drain en état passant et ambipolaire avec différents H et t_si1 respectivement. Le courant d'état passant est presque indépendant de H, mais il est grandement affecté par t_si1, ce qui correspond à notre résultat précédent que le tunnel en état passant se produit principalement près de la région source et dépend fortement de l'épaisseur de canal près de la région source. Le courant ambipolaire, cependant, réduit quand H augmente. Puisque le tunnel en état ambipolaire est dominé près de la région drain, l'augmentation de H améliorera l'épaisseur de canal du côté drain et ainsi affaiblira le courant ambipolaire. On voit aussi que le courant ambipolaire chute plus significativement quand H est inférieur à 10 nm, ce qui est dû à l'effet de couplage plus grand avec l'épaisseur de canal plus mince.

En Fig. 6a, les courbes de transfert du SC TFET avec différents L_s sont présentées respectivement. L_s = 0 nm représente le DG TFET conventionnel avec t_si2 correspondant et L_s = 50 nm représente le DG TFET conventionnel avec t_si1 correspondant. On voit que la position du palier a un impact significatif sur le courant ambipolaire et la plage d'état bloqué. Les SC TFET avec L_s inférieur à 30 nm montrent un courant ambipolaire et une plage d'état bloqué similaires. Quand L_s dépasse 30 nm, le courant ambipolaire est grandement augmenté. La Fig. 6b montre la variation de V_onset et du taux BTBT avec divers L_s et t_si1, la tendance que V_onset augmente quand t_si1 s'améliore peut être clairement observée aussi. Le point d'inflexion sur L_s = 10 nm est un résultat de la variété de t_si1. Puisque L_s = 0 nm est le DG TFET conventionnel avec une épaisseur de canal plus grande, le taux BTBT réduirait, menant à un V_onset augmenté et un courant d'état passant diminué. Mis à part le cas du DG TFET conventionnel, V_onset du SC TFET augmente monotoniquest quand L_s s'élève, ce qui est dû au taux BTBT réduit induit par la structure de canal en escalier. La Fig. 6c exhibe les impacts de L_s et t_si1 sur SS des SC TFET. L'augmentation de t_si1 résulte en une SS dégradée. Selon l'Éq. (1), une épaisseur de canal augmentée abaisserait les effets de couplage entre les électrodes de grille, menant à une capacité de contrôle de grille réduite et une SS augmentée. Quand L_s diminue, la région avec plus grande épaisseur de canal s'étendra et affaiblirait la capacité de contrôle de grille globale. Par conséquent, un L_s réduit nuira à SS des SC TFET, ce qui peut être clairement observé en Fig. 6c. La Fig. 6d présente le courant de drain en état passant et ambipolaire avec différents L_s et t_si1 respectivement. On observe que le courant d'état passant du SC TFET est plus ou moins égal au DG TFET conventionnel avec t_si1 correspondant. Quant au courant ambipolaire, les SC TFET avec L_s inférieur à 30 nm montrent le courant similaire aux DG TFET conventionnels avec t_si2 correspondant. Quand L_s augmente à 40 nm, le courant ambipolaire s'élève dramatiquement. En fait, pour le cas du SC TFET avec L_s = 40 nm et t_si1 = 20 nm, son courant ambipolaire est même plus grand que celui du DG TFET conventionnel avec t_si1 = 20 nm. Cela est dû au fait que la partie verticale de l'électrode de grille peut augmenter la zone de tunnel surtout quand la partie verticale de l'électrode de grille est proche de la jonction PN. Cela indique que L_s devrait être inférieur à 40 nm dans le but de réduire le courant ambipolaire.

Pour déterminer les paramètres structurels optimaux du SC TFET, une simulation orthogonale est conduite en étudiant l'effet combiné de H et L_s sur la performance du dispositif. t_si1 est fixé à 10 nm pour atteindre un plus grand courant d'état passant. En Fig. 7a, le courant ambipolaire est extrait en fonction de L_s avec divers H. On voit clairement que le courant ambipolaire réduit significativement quand H diminue, ce qui suggère qu'un H plus élevé est prometteur en termes d'atteinte d'un courant ambipolaire plus faible. Cependant, on observe que le bénéfice d'un H plus grand est moins significatif. Par conséquent, H = 15 nm serait la valeur optimale considérant qu'un H plus grand pourrait seulement augmenter la surface du dispositif. Pendant ce temps, un L_s diminué abaissera aussi le courant ambipolaire surtout avec un H plus grand. Donc, un L_s plus bas est désiré pour le but de courant ambipolaire minimal. Néanmoins, un L_s plus bas pourrait aussi mener à une augmentation de la pente de sous-seuil, comme observé en Fig. 7b. La pente de sous-seuil augmente lentement avec un L_s plus haut mais s'élève rapidement avec un L_s plus bas, indiquant qu'un L_s environ 25 nm serait la valeur de compromis. Par conséquent, les paramètres optimaux du dispositif seraient H = 15 nm et L_s = 25 nm où à la fois le courant ambipolaire et la pente de sous-seuil sont relativement bas.

Méthode de fabrication

Un processus de fabrication faisable du SC TFET est exhibé en Fig. 8. En raison de la forme unique du canal, l'épaisseur de canal en escalier peut être réalisée plus facilement en adoptant la structure verticale. Le processus commence par la préparation du substrat silicium avec dépôt de SiN et photorésist, comme montré en Fig. 8a. En Fig. 8b, le patronnage SiN est réalisé par lithographie, suivi par la gravure pour former la région de canal, puis la région N⁺ est introduite par une implantation verticale d'As et recuit. Après cela, l'oxyde d'isolation est déposé pour prévenir la région drain de la gravure dans le processus suivant, comme montré en Fig. 8c. En Fig. 8d, le cendrage et le rognage sont adoptés en utilisant la gravure ionique réactive pour réduire l'épaisseur et la largeur du SiN. L'épaisseur de canal en escalier est alors introduite par gravure, comme montré en Fig. 8e. Les processus restants sont similaires au TFET vertical conventionnel, impliquant la formation d'oxyde de grille, le dépôt de grille, l'exposition silicium et l'implantation région source, comme montré en Fig. 8f.

Conclusion

Nous avons étudié les performances électriques du DG TFET avec épaisseur de canal en escalier (SC TFET) en utilisant la simulation 2D. L'asymétrie entre source et drain est introduite par l'épaisseur de canal en escalier ; par conséquent, le comportement ambipolaire est significativement atténué. Le SC TFET exhibe des caractéristiques d'état passant similaires au DG TFET conventionnel avec t_si1 correspondant et des courbes d'état bloqué/ambipolaire parallèles au DG TFET conventionnel avec t_si2 correspondant. Par conséquent, le SC TFET peut atteindre simultanément une large plage d'état bloqué, un faible courant ambipolaire et maintenir une SS faible. Les mécanismes du SC TFET sont discutés en détail pour explorer la compréhension physique. Les impacts introduits par les paramètres structurels sur la tension d'amorçage, la pente de sous-seuil, le courant de drain en état passant et ambipolaire sont aussi étudiés pour déterminer la structure optimale. Le SC TFET avec H de 15 nm et L_s de 25 nm montre les performances optimales. De plus, l'architecture d'épaisseur de canal en escalier fournit une méthode d'asymétrie alternative. Puisque les stratégies d'asymétrie combinées sont prouvées efficaces, notre travail pourrait fournir une amélioration de performance supplémentaire du TFET.