Optimisation de la programmation pour DRAM 1T sans condensateur utilisant la technologie TFET à double grille

Résumé

Les grands volumes de condensateurs et les courants de fuite élevés dans les cellules DRAM conventionnelles à un transistor-un condensateur (1T-1C) entravent la miniaturisation future. Le transistor à effet de champ à tunneling (TFET), avec sa fuite d'état bloqué ultra-faible et sa pente sous-seuil abrupte, est une alternative prometteuse. Cette étude introduit une architecture DRAM 1T sans condensateur qui utilise un TFET à double grille (DG-TFET). La conception à double grille sépare les fonctions d'écriture et de lecture, permettant une performance supérieure : un temps de rétention (RT) excédant 2 s et une sensibilité thermique minimale. En utilisant des simulations Silvaco-Atlas, nous développons une stratégie d'optimisation de programmation systématique qui maximise le rapport de courant lecture-1/lecture-0 (jusqu'à 10⁷) tout en préservant une longue rétention, réduisant ainsi le taux de rafraîchissement et la consommation d'énergie dynamique.

Contexte

Les TFET, qui conduisent via le tunneling bande-à-bande (BTBT), offrent un SS sous-60 mV/déc, une fuite d'état bloqué ultra-faible et une faible dépendance à la température. Leur rapport I_on/I_off élevé les rend attractifs comme transistor cœur dans une cellule DRAM. Une DRAM TFET à double grille (DG-TFET) a été proposée, où l'opération d'écriture stocke la charge par BTBT du côté drain sous la Grille 2, tandis que l'opération de lecture extrait le courant via BTBT du côté source sous la Grille 1. Bien que des études antérieures aient démontré des valeurs RT supérieures à 64 ms et une sensibilité thermique réduite, le rapport de courant lecture-1/lecture-0 reste sous-optimal en raison de conditions de programmation non idéales.

Nous présentons donc une directive détaillée d'optimisation de programmation pour la DRAM DG-TFET, en tirant parti de simulations Silvaco-Atlas pour identifier les polarisations optimales pour les étapes d'écriture, de maintien et de lecture. Les conditions optimisées donnent un rapport de courant lecture-1/lecture-0 de 10⁷ et un RT excédant 2 s, tout en réduisant significativement le courant lecture-0 et la consommation d'énergie globale.

Méthodes

La structure DG-TFET étudiée est illustrée en Fig. 1. Les concentrations de dopage de la source (P⁺) et du drain (N⁺) sont de 1 × 10²⁰ cm⁻³. Le canal intrinsèque est divisé en Grille 1 (polysilicium N⁺) et Grille 2 (polysilicium P⁺) avec un espace de 50 nm. La Grille 2 forme un puits physique profond qui stocke les trous, tandis que la Grille 1 assure une région de sous-chevelure à faible concentration de trous pour faciliter la lecture. Paramètres du dispositif : épaisseur Si bulk 20 nm ; longueur Grille 1 400 nm ; longueur Grille 2 200 nm ; épaisseur oxyde de grille 3 nm.

Schéma de la cellule DRAM DG-TFET. La source est P⁺, le drain est N⁺, la Grille 1 est polysilicium N⁺, et la Grille 2 est polysilicium P⁺.

La simulation utilise Silvaco-Atlas avec le modèle BTBT Non-Local et des paramètres calibrés sur des données expérimentelles. La recombinaison Shockley-Read-Hall, les statistiques de Fermi, et la mobilité dépendante du champ sont également incluses. Les durées de vie des électrons et trous sont fixées à 100 ns, et la température par défaut est 300 K.

Résultats et Discussion

Opération d'Écriture

Pendant une opération écriture-1, une polarisation négative sur la Grille 2 relève les bandes du canal sous la grille, rétrécissant la barrière BTBT entre canal et drain. Cela favorise le tunneling d'électrons vers le drain, épuisant complètement le canal sous la Grille 2 et laissant un puits de potentiel profond qui capture les trous générés. Une opération écriture-0 subséquente applique une polarisation positive sur la Grille 2, permettant aux trous stockés de se recombiner du côté drain. La magnitude de polarisation négative optimale est –1,3 V pour écriture-1 et +1,3 V pour écriture-0, car des tensions absolues plus élevées saturent le BTBT et n'apportent aucune amélioration supplémentaire de l'accumulation de trous.

Concentrations de trous à la surface du canal après écriture. Ligne continue : écriture-1 ; ligne pointillée : écriture-0.

Opération de Maintien

Après l'écriture, la cellule est maintenue à une faible polarisation négative sur la Grille 2 (–0,2 V) pour approfondir le puits de potentiel et supprimer la recombinaison des trous pendant un intervalle maintien-1. Une polarisation négative pendant maintien-0 abaisserait inadvertamment la barrière de tunneling près du drain, accélérant la recombinaison et dégradant l'état 0. Ainsi, –0,2 V est la polarisation de maintien optimale pour les deux états.

Taux de recombinaison après maintien. (a) 0 V ; (b) –0,5 V. (c) Diagramme de bandes d'énergie ; (d) Concentration de trous après maintien-0.

Opération de Lecture

La lecture est effectuée avec une polarisation de drain de 1 V. La Grille 1 est fixée à +1 V pour maximiser le BTBT à la source, augmentant le courant lecture-1. La Grille 2 est réglée à +0,8 V : cette tension maintient le canal sous la Grille 2 suffisamment épuisé pendant une opération lecture-0, supprimant ainsi le flux d'électrons vers le drain et réduisant le courant lecture-0, tout en permettant toujours un tunneling efficace pendant lecture-1. Le rapport de courant lecture-1/lecture-0 résultant atteint 10⁷.

Diagramme de bandes d'énergie (a) et densité de courant totale (b) après lecture-0. La tension optimale de Grille 2 est +0,8 V.

Réponse Transitoire

Avec les polarisations optimisées (écriture-1 : –1,3 V, écriture-0 : +1,3 V, maintien : –0,2 V, lecture-1 : Grille 1 = +1 V, Grille 2 = +0,8 V), les simulations transitoires (écriture/maintien/lecture : 50 ns/100 ns/50 ns) montrent un rapport de courant lecture-1/lecture-0 de 10⁷ (Fig. 9a). Même après un temps de maintien de 10 s, le rapport reste supérieur à 10 (Fig. 9b). Le RT excède 2 s, surpassant les rapports antérieurs, et le courant lecture-0 est nettement plus faible que dans les études précédentes, se traduisant par une consommation d'énergie dynamique réduite.

(a) Courants de drain transitoires pendant écriture/maintien/lecture. (b) Courants lecture-1 et lecture-0 versus temps de maintien.

Conclusions

Nous avons établi un protocole complet d'optimisation de programmation pour la DRAM 1T sans condensateur à TFET à double grille, validé par simulations Silvaco-Atlas. Le schéma de polarisation optimisé — écriture-1 : –1,3 V, écriture-0 : +1,3 V, maintien : –0,2 V, lecture-1 : Grille 1 = +1 V, Grille 2 = +0,8 V — produit un rapport de courant lecture-1/lecture-0 de 10⁷ et un RT excédant 2 s. Le courant lecture-0 ultra-faible réduit drastiquement la consommation d'énergie et la surcharge de rafraîchissement, positionnant la DRAM DG-TFET comme un candidat solide pour la mémoire de prochaine génération à faible consommation et haute densité.