MOSFETs p-type Ge à haute mobilité avec passivation silicium amorphe : effets de l'orientation de surface

Résumé

Nous démontrons que la passivation par silicium amorphe (a-Si), déposé par pulvérisation magnétron à température ambiante, produit des MOSFETs p-type Ge avec une mobilité effective de trous record sur substrats orientés (001). Avec une capsule a-Si de 0,9 nm, les dispositifs (001) délivrent un μeff maximal de 278 cm²/V·s — presque trois fois la mobilité universelle du Si — tout en maintenant un facteur de sous-seuil bas et une faible fuite. Les dispositifs sur orientations (011) et (111) montrent une mobilité plus faible et une densité d'états d'interface plus élevée, soulignant l'importance de l'orientation cristalline dans la conception de MOSFETs Ge.

Contexte

Le germanium offre une mobilité de trous plus élevée et un budget thermique plus bas que le silicium, le rendant attractif pour le CMOS de prochaine génération et les transistors à couche mince. Atteindre ce potentiel nécessite une interface avec une densité de défauts minimale. Les capsules de Si amorphe ont émergé comme une stratégie de passivation de premier plan car elles suppriment les états d'interface, présentent une bonne stabilité thermique, et peuvent être déposées à basse température par dépôt physique en phase vapeur (PVD). Dans ce travail, nous utilisons la pulvérisation magnétron pour croître de l'a-Si sur des tranches Ge(001), Ge(011) et Ge(111), puis évaluons la performance électrique résultante.

Méthodes

La figure 1a montre le flux de processus. Après un nettoyage HF dilué (1:50), une couche a-Si de 0,5–0,9 nm est pulvérisée à 50 W pendant 60–100 s. Un diélectrique de grille HfO₂ de 5 nm est déposé par ALD (250 °C, TDMAHf/H₂O). Une électrode de grille TaN de 50 nm est pulvérisée, structurée et gravée. Des ions BF₂⁺ (30 keV, 1×10¹⁵ cm⁻²) sont implantés dans la source/drain, suivis d'une métallisation Ni de 15 nm et d'un recuit thermique rapide à 400 °C pour l'activation. Les figures 1b et 1c illustrent la coupe transversale et la vue de dessus d'un dispositif terminé.

a Séquence de processus montrant les étapes clés employées pour fabriquer les Ge pMOSFETs avec différents tSi. b Schéma en coupe transversale d'un Ge pMOSFET avec IL SiO₂. c Image microscope en vue de dessus d'un Ge pMOSFET fabriqué.

La microscopie électronique à transmission (TEM) des empilements a-Si 0,5 nm et 0,9 nm (Fig 2) révèle que la capsule plus mince est entièrement oxydée, alors que la plus épaisse retient deux monocouches Si après recuit. La couche interfaciale (IL) Si/SiO₂ dépend donc de l'épaisseur a-Si.

Images TEM en coupe transversale des empilements de grille Ge pMOSFET avec a 0,5 nm tSi et b 0,9 nm tSi. Les inserts HRTEM montrent l'IL Si/SiO₂ formée entre HfO₂ et le canal Ge.

Résultats et Discussion

La figure 3a affiche les courbes I_D-V_G et I_G-V_G pour les dispositifs (001), (011) et (111) avec 0,9 nm a-Si. Tous les dispositifs présentent d'excellentes caractéristiques de transfert (L_G = 3 µm, W = 100 µm, direction de canal [110]). À un V_G-V_TH de –0,8 V, le transistor (001) délivre le I_ON le plus élevé (Fig 3b), attribué à son μ_eff supérieur. L'analyse statistique (Fig 4) confirme que les dispositifs (001) ont le I_ON le plus élevé, la fuite la plus faible, le meilleur facteur de sous-seuil (SS) et le V_TH le plus favorable parmi les trois orientations.

a Courbes I_D-V_G et I_G-V_G mesurées des Ge pMOSFETs (001), (011) et (111) avec 0,9 nm tSi. b Courbes I_D-V_D mesurées à divers V_G-V_TH pour les dispositifs.

Comparaison de a I_ON, b fuite, c SS, et d V_TH pour Ge pMOSFETs (001), (011) et (111) avec 0,9 nm tSi.

Les mesures capacitance-tension (Fig 5) montrent une capacitance d'inversion quasi identique (~1,56 µF/cm²) pour toutes les orientations, indiquant que le taux de dépôt a-Si est indépendant de la face cristalline. L'épaisseur capacitive effective (CET) résultante est de 2,2 nm. Les légers décalages de V_TH sont cohérents avec de mineures variations de dopage entre tranches.

a Courbes C_inv-V_G pour Ge pMOSFETs avec 0,9 nm tSi sur différentes orientations. b Tracés statistiques de C_inv saturé, montrant une variation négligeable.

L'extraction de mobilité (Fig 6) révèle un μ_eff maximal de 278 cm²/V·s à Q_inv ≈ 3,5×10¹² cm⁻² pour le dispositif (001) — près de trois fois la valeur universelle du Si. Le μ_eff plus élevé est attribué à une densité réduite d'états d'interface (D_it) plutôt qu'à la rugosité de surface, qui est comparable entre orientations.

μ_eff versus Q_inv pour Ge pMOSFETs avec 0,9 nm tSi sur substrats (001), (011) et (111). Le dispositif (001) atteint une amélioration de 2,97× par rapport à la mobilité universelle du Si à 3,5×10¹² cm⁻².

La figure 7 explore l'impact de l'épaisseur a-Si sur les dispositifs (111). Réduire tSi de 0,9 nm à 0,5 nm augmente I_ON de 32 % à V_DS = –1,5 V et V_G-V_TH = –0,8 V, mais dégrade simultanément SS et augmente la fuite, en raison d'un D_it plus élevé. Le compromis est quantifié en Fig 8 : capsules plus minces donnent un CET plus faible et un C_inv plus élevé, améliorant le courant de conduction, mais un D_it plus élevé conduit à un SS et une fuite plus pauvres.

a I_D-V_G et I_G-V_G pour Ge pMOSFETs (111) avec divers tSi. b Courbes I_D-V_D à V_DS = –0,05 V et –0,5 V.

Comparaison statistique de a I_ON, b fuite, c SS, et d V_TH pour Ge pMOSFETs (111) avec tSi = 0,5, 0,7 et 0,9 nm.

La figure 9 montre que la capsule 0,5 nm donne le μ_eff le plus élevé (229 cm²/V·s) à Q_inv élevé, mais au coût d'un D_it accru. Les valeurs CET extraites de C_inv-V_G (Fig 9a) sont 1,8, 1,9 et 2,2 nm pour tSi = 0,5, 0,7 et 0,9 nm, respectivement.

a C_inv-V_G mesurée à 300 kHz pour dispositifs (111) avec 0,5, 0,7 et 0,9 nm tSi. b μ_eff versus Q_inv pour les mêmes dispositifs.

La comparaison avec la littérature (Fig 10) confirme que notre passivation a-Si délivre un μ_eff compétitif, bien qu'une optimisation supplémentaire puisse combler l'écart avec les techniques basées sur Si₂H₆.

a μ_eff pour les Ge pMOSFETs de ce travail comparés aux dispositifs Ge relâchés publiés. b et c Comparaison de μ_eff à Q_inv = 5×10¹² cm⁻² et 1×10¹³ cm⁻², respectivement, pour diverses valeurs CET.

Enfin, les dispositifs (001) avec a-Si plus mince (0,5 nm) montrent un I_ON amélioré mais une fuite légèrement plus élevée comparée à l'homologue 0,9 nm, illustrant le compromis entre CET et D_it.

a Courbes I_D-V_G et I_G-V_G de Ge pMOSFETs (001) avec 0,5 et 0,9 nm tSi. b Courbes I_D-V_G pour les deux dispositifs.

D_it a été extrait des mesures SS (Éq. 1) et tracé contre tSi pour chaque orientation (Fig 12). Les valeurs D_it les plus basses sont trouvées pour les dispositifs (001) avec 0,9 nm et pour les dispositifs (111) avec 0,7 nm. Cette corrélation explique le SS supérieur des dispositifs (001).

D_it versus épaisseur a-Si pour Ge pMOSFETs sur substrats (001), (011) et (111).

Conclusions

La passivation Si amorphe par pulvérisation magnétron à température ambiante produit des Ge p-MOSFETs avec fort courant de conduction et faible fuite, particulièrement sur substrats (001). Une capsule a-Si de 0,9 nm donne un μ_eff maximal de 278 cm²/V·s, une augmentation de 2,97× par rapport au Si, et un excellent SS. Réduire l'épaisseur de la capsule à 0,5 nm booste davantage I_ON via un CET plus mince, mais au détriment d'un D_it accru, d'une fuite plus élevée et d'un SS dégradé. Ces résultats démontrent que l'orientation cristalline et l'épaisseur a-Si doivent être optimisées pour équilibrer conduction, fuite et qualité d'interface dans les dispositifs à base de Ge.

Abréviations

ALD

Dépôt de couche atomique

BF₂⁺

Ion fluorure de bore

CET

Épaisseur capacitive effective

Ge

Germanium

GeOₓ

Oxyde de germanium

HF

Acide fluorhydrique

HfO₂

Dioxyde d'hafnium

HRTEM

Microscope électronique à transmission à haute résolution

IL

Couche interfaciale

MOSFETs

Transistors à effet de champ métal-oxyde-semi-conducteur

Ni

Nickel

Si

Silicium

SS

Facteur de sous-seuil

TaN

Nitrure de tantale

TDMAHf

Tétrakis(diméthylamido)hafnium