PMOSFET Ge à haute mobilité avec passivation Si amorphe :impact de l'orientation de la surface

Contexte

Le germanium (Ge) a suscité d'énormes intérêts de recherche pour les applications avancées de CMOS et de transistors à couche mince en raison de sa mobilité plus élevée des trous et de son traitement thermique inférieur par rapport au Si [1,2,3,4,5,6]. Pour atteindre la mobilité élevée des canaux, le processus de passivation de surface conduisant à une qualité d'interface élevée est nécessaire avant la formation de l'empilement de grilles. Plusieurs techniques de passivation de surface ont été développées pour offrir les avantages de la mobilité des porteurs dans les transistors à effet de champ Ge métal-oxyde-semiconducteur (MOSFET) [1, 2, 7,8,9,10]. Parmi ces techniques, une calotte en silicium (Si) passivée sur Ge a été le point chaud ces dernières années, en raison de ses avantages de suppression efficace des états d'interface et de bonne stabilité thermique et fiabilité [11]. La formation de calotte de passivation Si a été largement étudiée en utilisant le dépôt chimique en phase vapeur (CVD) avec des précurseurs de SiH₄ [1], Si₂ H₆ [4], Si₃ H₈ [12], et l'évaporation par faisceau électronique [13]. Bien que la méthode CVD puisse fournir la couche de passivation la plus uniforme par rapport au dépôt physique en phase vapeur (PVD), son taux de passivation présente une forte corrélation entre l'orientation de la surface du canal et la température du processus. La technique PVD pourrait fournir un taux de passivation amélioré même à température ambiante, ce qui présente les avantages d'un faible budget thermique et d'un faible coût, ce qui la rend plus adaptée aux transistors à couche mince et aux applications d'intégration 3D en fin de ligne. Dans cette lettre, nous avons fabriqué des pMOSFET Ge à haute mobilité sur des surfaces orientées (001), (011) et (111) en utilisant une passivation Si amorphe par pulvérisation cathodique magnétron. Mobilité efficace des trous considérablement améliorée μ _eff est réalisé dans les transistors Ge par rapport à la mobilité universelle Si. Impacts de l'orientation de la surface et de l'épaisseur du Si t amorphe _Si sur l'effet boostant de la passivation Si amorphe sur μ _eff sont étudiés.

Méthodes

La figure 1a montre les étapes clés du processus de fabrication des pMOSFET Ge sur des surfaces orientées (001), (011) et (111). Après nettoyage de la pré-grille dans une solution HF diluée (1:50), une couche de passivation de Si amorphe ultrafine a été déposée sur des substrats n-Ge par pulvérisation magnétron à une puissance cible de 50   W. Trois durées de passivation de 60 s, 80 s et 100 s ont été utilisés correspondant au dépôt de 0,5, 0,7 et 0,9 nm t _si , respectivement. Après cela, un HfO₂ de 5 nm d'épaisseur le diélectrique de grille a été déposé à 250 °C par dépôt de couche atomique en utilisant TDMAHf et H₂ O comme précurseurs de Hf et O, respectivement. Une électrode de grille en TaN de 50 nm a été déposée par pulvérisation cathodique réactive. Ensuite, l'électrode de grille a été modelée et gravée, qui a été suivie par BF₂ ⁺ implantation dans les régions source/drain (S/D) à 30 KeV avec une dose de 1 × 10 ¹⁵ cm ^− 2 . Des métaux S/D non auto-alignés de nickel 15 nm ont été formés par un processus de décollement. Enfin, un recuit thermique rapide à 400°C a été réalisé pour l'activation du dopant et la métallisation S/D. La figure 1b montre le schéma en coupe du Ge pMOSFET avec Si/SiO₂ couche interfaciale (IL). La figure 1c montre une image au microscope vue de dessus d'un pMOSFET Ge fabriqué.

un Séquence de processus montrant les étapes clés utilisées pour fabriquer les pMOSFET Ge avec différents t _Si . b Schéma en coupe d'un pMOSFET Ge avec SiO₂ IL. c Image au microscope vue de dessus d'un pMOSFET Ge fabriqué

La figure 2a, b montre les images au microscope électronique à transmission (MET) de l'empilement de grilles à élevé/métal avec SiO₂ /Si couche interfaciale (IL) sur le canal Ge(001) avec t _Si de 0,5 et 0,9 nm, respectivement. Les encarts montrent les images TEM haute résolution (HRTEM) des échantillons. Pour l'appareil avec un t _Si de 0,5 nm, la couche de Si amorphe était complètement oxydée, tandis que pour le dispositif avec 0,9 nm t _Si , il restait environ deux monocouches de Si après les étapes de recuit suivantes.

Images MET en coupe d'empilements de portes Ge pMOSFET avec a 0.5 nm t _Si et b 0.9 nm t _Si . Les images HRTEM dans les médaillons montrent que Si/SiO₂ IL est formé entre HfO₂ et la chaîne Ge

Résultats et discussion

La figure 3a trace le I mesuré _DS -V _GS et Je _G -V _GS courbes des pMOSFET Ge typiques sur des surfaces orientées (001), (011) et (111) avec un t de 0,9 nm _Si , qui montrent les excellentes caractéristiques de transfert. Tous les transistors ont une longueur de grille L _G de 3 μm et une largeur de portail W de 100µm. La direction du canal est [110] pour toutes les orientations. Le Je _DS -V _DS courbes des dispositifs mesurées à différentes surcharges de grille V _GS -V _TH sont représentés sur la figure 3b. Ici, tension de seuil V _TH est défini comme le V _GS à Je _DS de 10 ^-7 A/μm. Il est observé que Ge(001) pMOSFET atteint le courant d'entraînement plus élevé I _ON par rapport aux transistors sur les surfaces (011) et (111) au V fixe _GS -V _TH . Plus tard, nous montrerons que cela est attribué au fait que les pMOSFET Ge(001) ont une mobilité effective des trous plus élevée μ _eff en comparaison avec les dispositifs sur les deux autres orientations de surface. Nous effectuons une comparaison complète des performances électriques des appareils avec le t fixe _Si de 0.9 nm, y compris I _ON , fond de fuite I _fuite , oscillation sous le seuil (SS) et V _TH caractéristiques. Je _fuite est défini comme le minimum I _DS à V _DS de − 0,05 V. La figure 4a présente le tracé statistique du I _ON pour les pMOSFET Ge sur diverses orientations, et I _ON a été défini comme I _DS à un V _DS de − 0,5 V et un V _GS -V _TH de − 0.8 V. Tous les transistors de ce tracé ont le L _G de 3 μm et W de 100µm. Les dispositifs orientés (001) présentent le I moyen amélioré _ON par rapport à ceux des orientations (011) et (111), ce qui est attribué à la plus haute μ _eff . La figure 4b compare le I _fuite pour les appareils, montrant que les transistors Ge(001) ont le I le plus bas _fuite d'entre eux, et les pMOSFET Ge(011) ont le I inférieur _fuite que les appareils orientés (111). Il convient de noter que le I _fuite est déterminé par le courant inverse du p ⁺ /n jonction dans la région de drain, qui est affectée par la concentration de fond de dopage de type n dans le substrat Ge et l'activation du p ⁺ implanté dopants. Les concentrations de dopage de type n dans les plaquettes avec diverses orientations ne sont pas exactement les mêmes. L'orientation de la surface affecte le taux d'activation du dopant et la qualité de recristallisation des régions S/D. De plus, bien que le I _G est inférieur à I _DS avant la mise sous tension des transistors, cela influencerait le I _fuite . De même, les pMOSFET Ge orientés (001) démontrent les caractéristiques SS améliorées par rapport aux deux autres orientations, ce qui est dû au fait que les transistors sur la surface (001) ont la densité de midgap inférieure de l'état d'interface D _il par rapport aux autres appareils. La figure 4d montre que les appareils sur différentes orientations ont les différents V _TH . Sur la base des résultats de la figure 4, il est conclu que, avec le t fixe _Si de 0,9 nm, les pMOSFET Ge orientés (001) obtiennent les meilleures caractéristiques électriques.

un Mesuré I _DS -V _GS et Je _G -V _GS courbes de pMOSFET Ge orientés (001), (011) et (111) avec un t de 0,9  nm _Si montrant les excellentes caractéristiques de transfert. b Je _DS -V _DS courbes mesurées à différents V _GS -V _TH pour les appareils

Comparaison de a Je _ON , b Je _fuite , c SS, et d V _TH pour les pMOSFET Ge orientés (001), (011) et (111) avec un t _Si de 0.9 nm

Les épaisseurs de Si/SiO₂ IL dans les transistors avec 0.9 nm t _Si sur différentes orientations de surface sont étudiées en utilisant la capacité d'inversion C _inv contre V _GS mesure, comme illustré à la Fig. 5. Les mesures de balayage avant et arrière présentent une hystérésis négligeable dans les appareils. Les transistors présentent la même amplitude de C _inv , ~ 1,56 μF/cm ² , correspondant à l'épaisseur effective capacitive (CET) de 2,2 nm. La figure 5b montre les résultats statistiques de C saturé _inv pour les appareils, qui démontrent la très faible différence de C _inv dans les transistors sur différentes orientations de surface. Ceci indique que le taux de passivation du Si amorphe par pulvérisation cathodique magnétron est indépendant de l'orientation de la surface. La règle des décalages gauche-droite du C _inv -V _GS courbes est bien cohérente avec celle de V _TH pour les dispositifs de la figure 4d, ce qui pourrait être induit par la concentration de dopage légèrement différente dans des substrats d'orientation différents.

un Comparaison de l'inversion C _inv -V _GS courbes parmi les Ge pMOSFET avec 0.9 nm t _Si sur des orientations différentes. Les balayages avant et arrière sont affichés. b Graphiques statistiques pour le C saturé _inv des appareils montrant les différences négligeables de C _inv en régime d'inversion

La figure 6 compare les caractéristiques de mobilité des transistors à 0,9 nm t _Si sur différentes orientations de surface. Le μ _eff a été extrait à l'aide d'une méthode basée sur la pente de résistance totale [14]. Les pMOSFET Ge(001) présentent une mobilité de canal beaucoup plus élevée par rapport aux dispositifs sur les orientations (011) et (111). Les transistors sur le substrat (001) atteignent un pic μ _eff de 278 cm ² /V·s à une densité de charge d'inversion Q _inv de ~ 3,5 × 10 ¹² cm ⁻² , qui est 2,97 fois supérieure à la mobilité universelle Si. Rugosité de surface à l'interface Si/Ge et densité d'états d'interface (D _il ) peut affecter μ _eff des dispositifs à haute densité de porteurs d'inversion. Il est peu probable que les tranches de Ge achetées dans le commerce avec diverses orientations de surface présentent la différence évidente de rugosité de surface. Par conséquent, il est supposé que l'amélioration de la mobilité dans les dispositifs orientés (001) est principalement due à la diffusion réduite des porteurs contribuée par les états d'interface. Dans ce travail, nous évaluons le midgap D _il des appareils, et avec le t fixe _Si de 0,9 nm, les pMOSFET Ge orientés (001) ont en effet le midgap inférieur D _il par rapport aux autres orientations.

Parcelle de μ _eff contre Q _inv pour Ge pMOSFETs avec 0,9  nm t _Si sur des substrats orientés (001), (011) et (111). Les pMOSFET Ge(001) atteignent l'amélioration de 2,97 fois en μ _eff à un Q _inv de 3,5 × 10 ¹² cm ⁻² par rapport à la mobilité universelle Si. Le μ _eff a été extrait à l'aide d'une méthode basée sur la pente de résistance totale [17]

L'impact de t _Si sur les performances électriques des pMOSFET Ge est également étudiée. Les figures 7a, b présentent le I mesuré _DS -V _GS et Je _DS -V _DS courbes, respectivement, des pMOSFET Ge orientés (111) avec t _Si de 0,5, 0,7 et 0,9  nm à un V _DS de − 0,05 et − 0,5 V. Les transistors ont un L _G de 1,5 µm. Il est observé que les pMOSFET Ge avec 0.9 nm t _Si présentent des caractéristiques de transfert améliorées par rapport aux appareils avec un t plus fin _Si , mais Je _ON de l'appareil diminue avec l'augmentation de t _Si . Au V _DS de − 1.5 V et V _GS -V _TH de − 0.8 V, Ge(111) pMOSFET avec 0.5 nm t _Si démontre une amélioration de 32 % de I _ON par rapport à l'appareil avec 0.9 nm t _Si . La figure 8 présente les résultats statistiques de I _ON , Je _fuite , SS et V _TH des Ge pMOSFET sur (111)-orientation avec différents t _Si . De la Fig. 8a, nous voyons que les transistors avec 0,5 nm t _Si atteindre le I amélioré _ON en comparaison avec les appareils avec t plus épais _Si , ce qui est dû au transistor avec 0.5 nm t _Si qui a un CET plus petit, conduisant à un C plus élevé _inv . On remarque que Je _fuite diminue avec l'augmentation de t _Si (Fig. 8b), et des transistors avec 0,5 nm t _Si a des caractéristiques SS inférieures à celles des dispositifs avec couche de passivation Si amorphe de 0,7 et 0,9 nm (Fig. 8c). Cela peut être dû à ces transistors avec 0,5  nm t _Si avoir un écart médian plus élevé D _il . La relation entre SS et midgap D _il de Ge pMOSFET peut être exprimé par SS = ln(10) ⋅ (kT /q) ⋅ [1 + (C _il + C _d )/C _bœuf ], où C _bœuf , C _d , et C _il sont respectivement la capacité de l'oxyde, la capacité de la couche d'appauvrissement et la capacité des pièges d'interface. C _il peut être calculé par q × D _il , étaient D _il est la densité de piège d'interface. Bien que transistor avec 0.5 nm t _Si a le plus grand C _bœuf par rapport aux deux autres appareils, son espace intermédiaire D plus élevé _il peut conduire au SS inférieur aux appareils avec le t plus épais _Si . La passivation de surface affectera également le I _fuite du drain à la source. Avec le balayage de V _GS de la position au négatif, le canal passe du mode accumulation au mode inversion. Cependant, si le D _il est élevé, certains points de la surface du canal sont bloqués par les pièges d'interface, et les chemins de fuite peuvent se former, augmentant I _fuite du drain à la source. Comme le montre la figure 8d, les pMOSFET Ge(111) montrent le décalage de V _TH à V négatif _GS direction avec l'augmentation de t _Si , ce qui est attribué à l'augmentation du TEC. De plus, la densité des pièges dans la moitié inférieure de la bande interdite semble augmenter pour le t plus mince. _Si , ce qui pourrait conduire au décalage de V _TH [2].

un Je _DS -V _GS et Je _G -V _GS et b Je _DS -V _DS courbes de Ge(111) pMOSFET avec divers t _Si . Transistor avec 0,5 nm t _Si présente une amélioration de 32 % de I _ON par rapport à l'appareil avec 0.9 nm t _Si à V _DS de − 1.5 V et V _GS -V _TH de − 0.8 V

Comparaison de a Je _ON , b Je _fuite , c SS, et d V _TH pour les pMOSFET Ge orientés (111) avec 0,5, 0,7 et 0,9 nm t _Si montrant que les transistors avec 0,5 nm t _Si avoir le meilleur Je _ON , mais pire SS et I _fuite caractéristiques par rapport aux appareils avec un t plus épais _Si

La figure 9a montre le C _inv en fonction de V _GS courbes pour les pMOSFET Ge sur une surface orientée (111) avec t _Si de 0,5, 0,7 et 0,9 nm mesuré à une fréquence de 300 kHz. Les valeurs CET dans les régions d'inversion sont extraites à 1,8, 1,9 et 2,2 nm pour les appareils avec 0,5, 0,7 et 0,9 nm t _si , respectivement. μ _eff en fonction de Q _inv les caractéristiques des appareils sont extraites et représentées sur la figure 9b. Le pMOSFET Ge orienté (111) avec un t de 0,7 nm _si atteint la mobilité maximale la plus élevée de 229 cm ² /V s, ce qui est 2,27 fois supérieur à la mobilité universelle Si. Il est à noter que les appareils avec 0,5 nm t _Si présenter un μ considérablement amélioré _eff sur les transistors avec un t plus épais _Si à un Q élevé _inv (par exemple, 10 ¹³ cm ⁻² ). Cela conduit également à la plus haute I _ON à un V élevé _GS -V _TH dans les appareils avec 0,5 nm t _Si par rapport aux appareils avec 0,7 et 0,9 nm t _Si . Le μ _eff à un Q élevé _inv diminue à mesure que t _Si augmente de 0,5 nm à 0,7 ~ 0,9  nm, ce qui est attribué au fait que la plus grande rugosité de surface entraîne une diffusion plus forte de la rugosité de surface des porteurs. Lors de la passivation de la surface du Ge par pulvérisation cathodique magnétron à température ambiante, la diffusion des atomes de surface est fortement supprimée. Donc avec l'augmentation de t _Si , la rugosité de surface est plus grande, ce qui peut être observé à partir des images HRTEM de la Fig. 2.

un C _inv -V _G caractéristiques mesurées à 300 kHz pour les appareils orientés (111) avec 0,5, 0,7 et 0,9 nm t _Si . b μ _eff en fonction de Q _inv pour les pMOSFET Ge [17]

Dans la Fig. 10, nous comparons le μ _eff des pMOSFET Ge dans ce travail avec ceux des transistors Ge relaxés rapportés avec Si par évaporation par faisceau E, SiH₄ , Si₂ H_6, et Si₃ H₈ passivation. Comparé au Si amorphe par évaporation par faisceau E dans la réf. [15], les pMOSFET Ge dans ce travail présentent le μ considérablement amélioré _eff . On voit que, au CET similaire, les pMOSFET Ge utilisant la passivation Si amorphe par pulvérisation cathodique magnétron ont le plus faible μ _eff en comparaison avec les appareils avec Si₂ H₆ passivation. Le processus de passivation utilisant du Si amorphe doit être optimisé davantage pour améliorer la mobilité du porteur.

un μ _eff pour les pMOSFET Ge dans ce travail par rapport aux résultats publiés pour les pMOSFET Ge relaxés. b , c Analyse comparative de μ _eff extrait à Q _inv = 5 × 10 ¹² et 1 × 10 ¹³ cm ⁻² , respectivement, des Ge pMOSFET avec les différentes valeurs de CET [18, 19]

Ge pMOSFET avec les différents t _Si sur une surface orientée (001) sont également caractérisés. Les figures 11a, b illustrent le I mesuré _DS -V _GS et Je _DS -V _DS courbes, respectivement, d'une paire de pMOSFET Ge(001) avec 0,5 et 0,9 nm t _Si . Semblable aux dispositifs orientés (111), Ge(001) pMOSFET avec 0,5  nm t _Si obtient l'amélioration de I _ON mais la dégradation de I _fuite par rapport au transistor avec 0.9 nm t _Si .

un Mesuré I _DS -V _GS et Je _G -V _GS courbes de pMOSFET Ge orientés (001) avec 0,5 et 0,9 nm t _Si . b Je _DS -V _GS courbes des appareils

Le midgap D _il les caractéristiques des pMOSFET Ge sont étudiées par la méthode de [16], et les valeurs de D _il sont calculés par D _il = [SSlog(e)/(kT /q ) − 1]C _G /q , [16] où q est la charge électronique, k est la constante de Boltzmann, T est la température absolue, et C _G est la capacité de grille mesurée par unité de surface. La figure 12 montre D _il en fonction de l'épaisseur de Si amorphe avec différentes orientations de surface de Ge. Pour une surface orientée (111), un appareil avec un t de 0,7 nm _si a le D le plus bas _il valeur. Avec le t 0.9 nm _Si , le périphérique orienté (001) a le D inférieur _il par rapport aux transistors sur d'autres orientations.

D _il par rapport à l'épaisseur de Si amorphe avec diverses orientations de surface Ge

Enfin, nous comparons les principales caractéristiques électriques des pMOSFET Ge sur les différentes orientations du tableau 1. Avec un t fixe _Si , Ge(001) pMOSFET a les performances électriques améliorées par rapport aux deux autres orientations. Le courant d'entraînement peut être amélioré en réduisant le t _Si de 0,9 nm à 0,5 nm, ce qui est dû au fait que le t plus fin _Si fournit un CET considérablement réduit sans causer de dégradation dans μ _eff .

Conclusions

Le Ge pMOSFET passivé par le Si amorphe est démontré sur des substrats orientés (001), (011) et (111). Avec un t _Si de 0.9 nm, le I amélioré _ON et les caractéristiques SS sont obtenues dans les pMOSFET Ge orientés (001) par rapport aux dispositifs sur les orientations (011) et (111), en raison de la plus grande μ _eff et midgap inférieur D _il . Ge(001) pMOSFET avec 0.9 nm t _Si atteindre une mobilité maximale de 278 cm ² /V s à un Q _inv de 3,5 × 10 ¹² cm ⁻² , qui est 2,97 fois supérieure à la mobilité universelle Si. Il est démontré que Je _ON des appareils s'améliore avec la diminution de t _Si en raison de la réduction du TEC. Mais les pMOSFET Ge avec des t plus épais _Si présenter l'oscillation inférieure au seuil supérieur et le plancher de fuite, en raison de cet écart médian D _il peut être réduit en augmentant t _Si .

Abréviations

ALD :

Dépôt de couche atomique

BF₂ ⁺ :

Ion fluorure de bore

HEC :

Epaisseur effective capacitive

Voir :

Germanium

GeO_x :

Oxyde de Germanium

HF :

Acide fluorhydrique

HfO₂ :

Dioxyde d'hafnium

HRTEM :

Microscope électronique à transmission haute résolution

IL :

Couche interfaciale

MOSFET :

Transistors à effet de champ métal-oxyde-semiconducteur

Non :

Nickel

Si :

Silicium

SS :

Balançoire sous le seuil

TaN :

Nitrure de tantale

TDMAHf :

Tetrakis (diméthylamido) hafnium