LDMOS à résistance de passage spécifique ultra-faible avec double grille améliorée et couche P enterrée partielle

Résumé

Nous présentons un transistor MOS à double diffusion latérale (LDMOS) qui atteint une résistance de passage spécifique (R_on,sp) sans précédent de 8,5 mΩ·mm² tout en offrant une tension de claquage (BV) de 43 V. Le dispositif incorpore une architecture de double grille améliorée, formée par une couche N enterrée fortement dopée sous le puits P, et une couche P enterrée partielle stratégiquement conçue sous la région de dérive N. Ces innovations réduisent la résistance de canal (R_c) et atténuent les pics de champ électrique vertical, respectivement, produisant une amélioration de 37 % de la résistance de passage par rapport à nos conceptions antérieures. Le modèle analytique de résistance de passage et les données de simulation détaillées confirment le compromis entre R_on,sp et BV, guidant l'optimisation des concentrations de dopage et des géométries de couches.

Contexte

Les CI analogiques de puissance modernes exigent des transistors avec à la fois une faible résistance de passage et une haute tension de claquage. Pour les dispositifs LDMOS, la région de dérive domine traditionnellement le compromis résistance-tension [1-20]. Dans nos travaux précédents, un LDMOS à isolation par tranchée ultra-peu profonde (USTI) a été introduit [21], optimisant la profondeur et l'angle de coin pour une performance supérieure. Cependant, dans les régimes de basse tension, la résistance de canal devient un contributeur significatif à R_on,sp, nécessitant de nouvelles stratégies de conception ciblant à la fois les régions de dérive et de canal.

Méthode

Nous avons développé un LDMOS comportant une double grille améliorée et une couche P enterrée partielle. La physique du dispositif a été modélisée en utilisant les packages de simulation IMPACT.I, BGN, CONMOB, FLDMOB, SRH et SRFMOB. Un cadre analytique de résistance de passage a été dérivé pour disséquer les contributions des résistances de dérive et de canal, guidant l'optimisation systématique des couches N enterrée et P enterrée partielle pour un R_on,sp minimal et un BV maximal.

Résultats et Discussion

La Figure 1a illustre la coupe transversale du dispositif proposé, mettant en évidence la structure à double grille (grille de tranchée + couche N enterrée) et la couche P enterrée partielle sous la région de dérive. La couche N enterrée fournit un chemin à faible résistance sous le puits P, réduisant substantiellement R_c, tandis que la couche P enterrée partielle étend la région de déplétion et supprime les pics de champ électrique, augmentant ainsi le BV. Les paramètres dimensionnels clés sont résumés dans le Tableau 1.

a Vue en coupe schématique de l'LDMOS à résistance de passage spécifique ultra-faible avec double grille améliorée et couche P enterrée partielle. b Modèle équivalent de résistance de passage pour le dispositif proposé.

La Figure 1b dépeint le modèle équivalent de résistance de passage, où la résistance de passage totale est la somme en série de la résistance de dérive (R_d) et de la résistance de canal (R_c). Dans le canal, les chemins grille de surface et grille de tranchée sont en parallèle, donnant R_c = (R_chs + R_acc)‖(R_cht + R_nb). La réduction de R_nb via une couche N enterrée fortement dopée abaisse directement R_c sans affecter d'autres métriques de performance. La résistance de dérive a été minimisée en incorporant la couche P enterrée partielle, tirant parti de l'effet RESURF comme démontré dans notre étude antérieure.

La Figure 2 montre la dépendance de R_c par rapport à la concentration de dopage de la couche N enterrée (N_nb) pour les configurations à grille unique et double grille. La structure à double grille donne une réduction de 34 % de R_c à N_nb = 5,5 × 10¹⁶ cm⁻³. Un dopage supplémentaire augmente R_c continuellement jusqu'à ce que le punch-through se produise à ≈1,05 × 10¹⁷ cm⁻³. Le modèle analytique s'aligne étroitement avec la simulation, validant son utilisation pour l'optimisation de conception.

Numérique et analytique R_c en fonction de N_nb avec grille unique et double grille (Z = 1 cm). N_d désigne la concentration de dopage de la dérive N.

La Figure 3a explore l'impact de N_nb sur le BV pour divers niveaux de dopage du puits P (N_pwell). Le BV reste stable à faible N_nb mais diminue lorsque le punch-through s'initie. Un dopage de puits P de 2 × 10¹⁷ cm⁻³ est sélectionné pour équilibrer la tension de seuil et la performance de claquage. La Figure 3b visualise le profil de densité de courant au claquage, confirmant l'absence de punch-through pour les paramètres choisis.

a BV numérique versus N_nb pour différents N_pwell. b Profil de densité de courant au claquage pour N_nb = 10,5 × 10¹⁶ cm⁻³ et 14,5 × 10¹⁶ cm⁻³ avec N_pwell = 2 × 10¹⁷ cm⁻³.

Pour réduire davantage la résistance de dérive tout en préservant un BV élevé, une couche P enterrée partielle (ΔL_pb) est introduite sous la région de dérive N. La Figure 4a démontre qu'un ΔL_pb de 0,1 µm et un dopage de 1 × 10¹⁷ cm⁻³ donnent le BV maximal de 43 V. Le contour équipotentiel dans la configuration à couche P enterrée partielle s'étend plus profondément dans le substrat, réduisant les pics de champ électrique à l'interface N-dérive/P-enterrée (Figure 4b). Ce changement de conception soulage la contrainte de champ vertical et favorise l'équilibre de charge.

a BV versus ΔL_pb pour différents N_pb ; inset montre le contour équipotentiel pour N_pb = 1 × 10¹⁷ cm⁻³. b Distribution de champ électrique à la surface et à l'interface jonction P-enterrée/N-dérive.

L'analyse d'équilibre de charge (Figure 5a) indique qu'un N_pb optimal de 1 × 10¹⁷ cm⁻³ associé à un dopage de dérive N de 5,5 × 10¹⁶ cm⁻³ atteint le BV cible > 40 V tout en maintenant R_on,sp bas. La Figure 5b met en évidence l'influence de l'épaisseur STI (T_sti) ; une épaisseur de 0,3 µm donne un BV de 43 V et atténue les pics de champ sous le bord de la plaque de champ poly.

a BV numérique (pointillé) et analytique (plein) et R_on,sp versus N_pb pour divers N_d. b BV numérique (pointillé) et analytique (plein) et R_on,sp versus T_sti.

La Figure 6 compare le LDMOS proposé aux technologies Bipolar-CMOS-DMOS (BCD) existantes. Le design utilise le même jeu de masques pour les couches N enterrée et puits P, assurant la compatibilité avec notre flux de processus BCD éprouvé. Comparé à notre LDMOS antérieur (8,5 mΩ·mm² vs 13,3 mΩ·mm²), la nouvelle structure atteint une réduction de 37 % de la résistance de passage spécifique tout en délivrant 43 V de BV.

Le benchmark des technologies BCD existantes et du LDMOS proposé.

Conclusion

Nous avons introduit un transistor LDMOS qui réduit simultanément la résistance de canal via une couche N enterrée fortement dopée et élève la tension de claquage par une couche P enterrée partielle. Le dispositif résultant atteint 8,5 mΩ·mm² de résistance de passage spécifique à 43 V BV, représentant une amélioration de 37 % par rapport aux travaux antérieurs. Le flux de fabrication est entièrement compatible avec les processus BCD existants, permettant une intégration immédiate dans les CI analogiques de puissance avancés. Alors que les dimensions des semi-conducteurs continuent de diminuer, de nouvelles réductions de R_on,sp peuvent être atteintes en raccourcissant la longueur de canal tout en maintenant les avantages architecturaux démontrés.

Abréviations

BCD

Bipolaire-CMOS-DMOS

BV

Tension de claquage

LDMOS

Transistor MOS à double diffusion latérale

RESURF

Réduction du champ de surface

R_on,sp

Résistance de passage spécifique

USTI

Isolation par tranchée ultra-peu profonde