Tests de fiabilité au niveau wafer pilotés par logiciel pour semi-conducteurs de nouvelle génération

Une mesure clé pilotant la performance dans les circuits intégrés (CI) semi-conducteurs est la fiabilité. Alors que les CI continuent de devenir plus petits et que la complexité des puces augmente, les fabricants doivent s'assurer qu'ils peuvent continuer à fournir le même niveau de fiabilité à leurs clients pour des applications critiques.

Bien que les tests de fiabilité au niveau wafer aient longtemps été utilisés pour fournir des informations sur la variabilité des processus et la dégradation, ces demandes accrues des nouvelles tendances technologiques et de la complexité des puces poussent les ingénieurs à chercher des méthodes pour augmenter les données de test de fiabilité tout en diminuant les coûts. Les approches actuelles font des compromis entre le nombre de canaux et la flexibilité, mais une approche parallèle par broche est nécessaire pour répondre aux deux.

Aperçu des Tests de Fiabilité au Niveau Wafer (WLR)

Au cours de la durée de vie d'un CI, il y a deux moments clairs où un taux de défaillance accru est attendu : au début avec les défauts pendant le processus de fabrication et à la fin lorsque le CI commence à s'user. Les optimisations du processus de production augmentent le rendement mais n'aident pas à comprendre ce qui cause l'usure prématurée des produits. Les tests de fiabilité donnent un aperçu des processus ou mécanismes qui pourraient causer une défaillance prématurée du CI et estiment la durée de vie d'un CI.

La méthode typique utilisée dans les tests de fiabilité implique de faire fonctionner le dispositif à ses limites utilisables (souvent autour de la température et de la tension) pour l'obliger à s'user et modéliser sa durée de vie par rapport aux mécanismes de défaillance connus. Ces tests sont effectués sur des structures intégrées dans le wafer pour recueillir des données et s'assurer qu'ils peuvent être effectués plus tôt dans le processus de fabrication.

Configuration de Test

Les mécanismes de défaillance généralement testés sont conformes aux normes du Joint Electron Device Engineering Council (JEDEC) pour les contraintes WLR courantes. Ils incluent la rupture diélectrique dépendante du temps (TDDB), la dégradation induite par les porteurs chauds (HCI) et les instabilités de température de polarisation (BTI/NTBI). Le câblage pour tester ces mécanismes sur les transistors dans un wafer comprend quatre unités de mesure de source (SMU), chacune connectée à la...