Test de fiabilité de niveau de tranche connecté au logiciel

La fiabilité est une mesure clé qui détermine les performances des circuits intégrés (CI) à semi-conducteurs. Alors que les circuits intégrés continuent de devenir plus petits et que la complexité des puces augmente, les fabricants doivent s'assurer qu'ils peuvent continuer à fournir le même niveau de fiabilité à leurs clients pour les applications finales critiques.

Alors que les tests de fiabilité au niveau des plaquettes sont utilisés depuis longtemps pour fournir des informations sur la variabilité des processus et la dégradation, ces exigences accrues des nouvelles tendances technologiques et de la complexité des puces poussent les ingénieurs à rechercher des méthodes pour augmenter les données de test de fiabilité tout en réduisant les coûts. Les approches actuelles font des compromis entre le nombre de canaux et la flexibilité, mais une approche parallèle par broche est nécessaire pour traiter les deux.

Présentation du test de fiabilité au niveau de la tranche (WLR)

Tout au long de la durée de vie d'un CI, il y a deux moments précis où un taux de défaillance accru est attendu :au début avec des défauts pendant le processus de fabrication et à la fin lorsque le CI commence à s'user. Les optimisations du processus de production augmentent le rendement mais n'aident pas à comprendre ce qui cause l'usure des produits plus tôt que prévu. Les tests de fiabilité donnent un aperçu des processus ou des mécanismes susceptibles de provoquer une défaillance prématurée du circuit intégré et d'estimer la durée de vie d'un circuit intégré.

La méthode typique utilisée dans les tests de fiabilité consiste à faire fonctionner l'appareil à ses limites d'utilisation (souvent autour de la température et de la tension) pour le forcer à s'user et modéliser sa durée de vie par rapport aux mécanismes de défaillance connus. Ces tests sont effectués sur des structures intégrées dans la plaquette pour recueillir des données et s'assurer qu'elles peuvent être effectuées plus tôt dans le processus de fabrication.

Configuration du test

Les mécanismes de défaillance généralement testés sont conformes aux normes JEDEC (Joint Electron Device Engineering Council) pour les contraintes WLR courantes. Ils comprennent le claquage diélectrique dépendant du temps (TDDB), la dégradation induite par les porteurs chauds (HCI) et les instabilités de température de polarisation (BTI/NTBI). La configuration de câblage pour tester ces mécanismes sur des transistors dans une plaquette comprend quatre unités de mesure de source (SMU), chacune liée au .