Tout code comportemental sécrit dans module ... endmodule. Toute conception numérique va dans bloc module. Peut avoir ports définis ou non - signaux entrant comme input ou sortant comme output. Module Module vide ci-dessous appelé testbench. Nom libre (alphanumérique + _). module testbench; endmodu

Un ensemble dinstructions Verilog sexécute séquentiellement en simulation. Placées dans bloc procédural. Deux types principaux : initial et always. Syntaxe initial [instruction unique] initial begin [instructions multiples] end À quoi sert le bloc initial ? Bloc initial non synthétisable : ne peut

Article précédent montrait exemples bloc always pour logique combinatoire. Bloc always aussi principalement utilisé pour logique séquentielle avec éléments mémoire comme bascules retenant valeurs. Bascule JK Bascule JK stocke valeurs avec 2 entrées données j, k, reset rstn, horloge clk. Table de vér

Le bloc always Verilog sert pour logique séquentielle et combinatoire. Quelques exemples avec assign vus précédemment. Même ensemble exploré avec always. Exemple #1 : Logique combinatoire simple Code implémentant logique combinatoire simple avec sortie z de type reg mise à jour quand signaux liste s

Un bloc always est lun des blocs procéduraux en Verilog. Les instructions à lintérieur sexécutent séquentiellement. Syntaxe always @ (event) [instruction] always @ (event) begin [instructions multiples] end Le bloc always sexécute lors dun événement particulier défini par une liste de sensibilité.

Fils et variables multi-bit Verilog peuvent être regroupés pour former un net ou variable multi-bit plus grand via opérateurs de concaténation { et } séparés par virgules. Concaténation autorise aussi expressions et constantes dimensionnées comme opérandes. Taille de chaque opérande doit être connue

Des données non traitées sont inutiles ; il y a toujours calcul dans circuits numériques et systèmes informatiques. Examinons les opérateurs Verilog permettant aux outils de synthèse de réaliser éléments matériels appropriés. Opérateurs arithmétiques Verilog Si second opérande division/modulo = 0, r

Linstruction assign Verilog pilote continûment un signal de type wire et se synthétise en logique combinatoire. Voici plus dexemples de conception avec assign. Exemple #1 : Logique combinatoire simple Code implémentant logique combinatoire simple avec sortie z pilotée par assign pour réaliser équati

Les signaux de type wire ou types similaires nécessitent une affectation continue de valeur. Exemple : fil électrique sur breadboard connectant pièces. Tant que batterie +5V appliquée à une extrémité, composant à lautre extrémité reçoit la tension requise. En Verilog, ce concept est réalisé par lin

Comme vu précédemment, les conceptions complexes sintègrent en instanciant plusieurs modules hiérarchiquement. Les modules sont instanciés dans dautres modules et leurs ports connectés à dautres signaux du module parent. Connexions de ports : liste ordonnée ou par nom. Connexion par liste ordonnée C

Les ports sont un ensemble de signaux agissant comme entrées/sorties dun module, moyen principal de communication. Imaginez un module comme une puce fabriquée sur un PCB : la seule communication se fait via ses broches. Les ports sont comme des broches pour envoyer/recevoir signaux du monde extérieu

Un module est un bloc de code Verilog implémentant une certaine fonctionnalité. Les modules peuvent être imbriqués ; un module de niveau supérieur communique avec ses sous-modules via leurs ports dentrée/sortie. Syntaxe Un module doit être encadré par module et endmodule. Le nom suit module, liste d

Une déclaration de tableau (array) dun net ou variable peut être scalaire ou vectoriel. Nombre illimité de dimensions en spécifiant une plage dadresses après le nom didentificateur : tableau multidimensionnel. Tableaux autorisés pour reg, wire, integer et real. reg y1 [11:0]; // tableau sc

Verilog doit représenter bits individuels et groupes de bits. Par exemple, un élément séquentiel 1-bit est une bascule. Un élément séquentiel 16-bit est un registre stockant 16 bits. Pour cela, Verilog a des scalaires et vecteurs pour nets et variables. Scalaire et Vecteur Une déclaration de net ou

Lintention principale des types de données en Verilog est de représenter des éléments de stockage de données comme les bits dans une bascule et des éléments de transmission comme les fils connectant portes logiques et structures séquentielles. Quelles valeurs les variables peuvent-elles contenir ? P

Les conventions lexicales en Verilog sont similaires au C : un flux de tokens. Un token lexical peut comprendre un ou plusieurs caractères et peut être commentaires, mots-clés, nombres, chaînes ou espaces blancs. Toutes les lignes doivent se terminer par un point-virgule ;. Verilog est sensible à la

Avant dexaminer plus en détail le langage Verilog, il est bon de comprendre les différentes couches dabstraction dans la conception de puces. La couche supérieure est larchitecture au niveau système qui définit les sous-blocs et les regroupe par fonctionnalité. Par exemple, un cluster de processeurs

Un flux de conception typique suit une structure décomposable en plusieurs étapes. Certaines phases se déroulent en parallèle, dautres séquentiellement. Examinons un cycle de conception de projet typique dans lindustrie actuelle. Exigences Un client dune firme de semi-conducteurs est généralement un

Aux débuts des circuits intégrés, les ingénieurs devaient dessiner physiquement les transistors et leurs connexions sur papier pour les concevoir en vue de leur fabrication sur silicium. Les circuits plus grands et complexes demandaient plus dingénieurs, de temps et de ressources, créant le besoin d

Verilog est un langage de description matérielle (HDL) qui permet aux ingénieurs de modéliser, simuler et synthétiser de la logique numérique pour FPGA et ASIC. Aux côtés de son proche cousin VHDL, Verilog est le langage standard de lindustrie tant pour les cursus académiques que pour le développeme