Les fonctions mathématiques Verilog peuvent être utilisées à la place dexpressions constantes et supportent à la fois les mathématiques entier et réel. Fonctions Mathématiques Entières La fonction $clog2 retourne le plafond de log2 de largument donné. Cela est typiquement utilisé pour calculer la l

Les tâches système daffichage sont principalement utilisées pour afficher des messages dinformation et de débogage pour suivre le flux de simulation depuis les fichiers log et aident aussi à déboguer plus rapidement. Il y a différents groupes de tâches daffichage et formats dans lesquels elles peuve

Les horloges sont fondamentales pour construire des circuits numériques car elles permettent à différents blocs dêtre synchronisés entre eux. Propriétés dune horloge Les propriétés clés dune horloge numérique sont sa fréquence qui détermine la période dhorloge, son cycle de travail (duty cycle) et

La conception et le banc de test Verilog ont typiquement de nombreuses lignes de code comprenant des blocs always ou initial, des affectations continues et dautres instructions procédurales qui deviennent actives à différents moments au cours dune simulation. Chaque changement de valeur dun signal

La simulation Verilog dépend de la façon dont le temps est défini car le simulateur a besoin de savoir ce que #1 signifie en termes de temps. La directive de compilateur `timescale spécifie lunité de temps et la précision pour les modules qui la suivent. Syntaxe `timescale <unité_temps>/<p

Verilog est un langage de description matériel et il ny a aucune exigence pour les concepteurs de simuler leurs conceptions RTL pour pouvoir les convertir en portes logiques. Alors quel est le besoin de simuler ? La simulation est une technique dapplication de différents stimuli dentrée à la conc

Les primitives Verilog standard comme nand et not ne sont pas toujours faciles ou suffisantes pour représenter une logique complexe. De nouveaux éléments primitifs appelés UDP ou primitives définies par lutilisateur peuvent être définis pour modéliser la logique combinatoire ou séquentielle. Tous l

Verilog fournit également un support pour la modélisation au niveau des transistors bien quelle soit rarement utilisée par les concepteurs de nos jours car la complexité des circuits les a obligés à passer à des niveaux dabstraction plus élevés plutôt que dutiliser la modélisation au niveau des comm

Les éléments numériques sont des entités binaires et ne peuvent contenir que lune des deux valeurs - 0 et 1. Cependant, la transition de 0 à 1 et de 1 à 0 a un délai de transition et chaque élément de porte a aussi un délai pour propager la valeur de son entrée vers sa sortie. Par exemple, une port

Quelques-unes des primitives intégrées principales ont été discutées dans larticle précédent et il serait bon de voir quelques exemples pratiques dutilisation de simples portes and, nor et not. Notez que pour écrire le code Verilog en utilisant des portes, il est nécessaire de savoir comment connec

La plupart des conceptions numériques sont faites à un niveau dabstraction plus élevé comme le RTL, bien quil devienne parfois intuitif de construire des circuits déterministes plus petits à un niveau inférieur en utilisant des éléments combinatoires comme and et or. La modélisation faite à ce nivea

La plupart des langages de programmation ont une caractéristique appelée portée (scope) qui définit la visibilité de certaines sections de code aux variables et méthodes. La portée définit un espace de noms pour éviter les collisions entre différents noms dobjets dans le même espace de noms. Verilo

Les instructions de délai Verilog peuvent avoir des délais spécifiés soit du côté gauche, soit du côté droit de lopérateur daffectation. Délais Inter-Affectation // Le délai est spécifié du côté gauche #<délai> <LHS> = <RHS> Une instruction de délai inter-affectation a la valeur

Il existe deux types de contrôles de timing en Verilog - les expressions de délai et dévénement. Le contrôle de délai est simplement un moyen dajouter un délai entre le moment où le simulateur rencontre linstruction et celui où il lexécute réellement. Lexpression dévénement permet de retarder linstr

Verilog prend en charge quelques directives de compilateur qui indiquent essentiellement au compilateur de traiter le code dune certaine manière. Par exemple, une partie du code peut représenter une implémentation dune certaine fonctionnalité et il devrait y avoir un moyen de ne pas inclure le code

Les paramètres sont des constructions Verilog qui permettent à un module dêtre réutilisé avec une spécification différente. Par exemple, un additionneur 4 bits peut être paramétré pour accepter une valeur pour le nombre de bits et de nouvelles valeurs de paramètres peuvent être passées lors de linst

Une function est destinée à traiter lentrée et retourner une seule valeur, alors quune task est plus générale et peut calculer plusieurs valeurs de résultat et les retourner en utilisant des arguments de type output et inout. Les tasks peuvent contenir des éléments consommateurs de temps de simulati

On trouve souvent certains morceaux de code répétitifs et appelés plusieurs fois dans le RTL. Ils ne consomment généralement pas de temps de simulation et peuvent impliquer des calculs complexes qui doivent être effectués avec différentes valeurs de données. Dans de tels cas, on peut déclarer une fu

Linstruction case vérifie si lexpression donnée correspond à lune des autres expressions dans la liste et se ramifie en conséquence. Elle est généralement utilisée pour implémenter un multiplexeur. La construction if-else peut ne pas convenir sil y a de nombreuses conditions à vérifier et se synthét

Une boucle for est la boucle la plus utilisée dans le logiciel, mais elle est principalement utilisée pour répliquer la logique matérielle en Verilog. Lidée derrière une boucle for est ditérer un ensemble dinstructions données dans la boucle aussi longtemps que la condition donnée est vraie. Cela re