Verilog Essentiel : Aperçu concis

Tout code comportemental s'écrit dans module ... endmodule. Toute conception numérique va dans bloc module. Peut avoir ports définis ou non - signaux entrant comme input ou sortant comme output.

Module

Module vide ci-dessous appelé testbench. Nom libre (alphanumérique + '_').

module testbench; endmodule

Autre module avec signaux d, clk, rstb en entrées et q en sortie.

Verilog Essentiel : Aperçu concis

module dff (input d, clk, rstb, output q); endmodule

Types de données

Deux types principaux en Verilog :

reg
wire

reg retient valeurs comme variable, wire = fil électrique, doit être piloté continûment. Typiquement wire connecte modules et signaux.

module testbench; reg d; reg rst_b; reg clk; wire q; endmodule

Affectations

Verilog a 3 blocs de base :

`always` @ (condition)	exécuté toujours quand condition satisfaite
`initial`	exécuté une fois au début simulation
`assign` [LHS] = [RHS]	LHS mis à jour quand RHS change

Règles à retenir :

reg assignable seulement dans initial et always
wire assignable seulement via assign
Si multiples instructions dans initial/always, envelopper dans begin .. end

module testbench;
reg d; reg rst_b; reg clk; wire q;
initial begin d = 0; rst_b = 0; clk = 0; #100 $finish; end
always begin #10 clk = ~clk; end
endmodule

Notes de l'exemple :

Lignes multiples initial -> begin/end
Signaux d, rst_b, clk assignés dans initial car type reg
Code initial exécuté à 0ns (début simulation)
Pas condition pour always -> boucle infinie comme en C
# = délai temps. #10 = avance simulation 10 unités
clk = ~clk; bascule horloge, avec #10 avant -> bascule toutes les 10 unités
$finish termine simulation. Ici 100 unités puis sortie.

Blocs initial Verilog : But, syntaxe et utilisation non-synthétisable Maîtriser les blocs generate Verilog : Instanciation dynamique et conception conditionnelle

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