Transistor à effet de tunnel à grille en T à double source haute performance pour applications analogiques/RF

Résumé

Dans cette étude, nous introduisons un transistor à effet de tunnel à grille en T à double source (TGTFET) à base de silicium et évaluons sa performance en utilisant des simulations TCAD détaillées. Une analyse comparative avec les TFETs conventionnels à grille en L (LTFET) et en U (UTFET) est réalisée, soulignant les avantages de la conception du TGTFET. La grille en T introduit un chevauchement de grille qui amplifie le champ électrique à la jonction de tunnel, tandis que l'architecture à double source double la surface de tunnel effective. En incorporant une poche n⁺, le taux de tunnel interbandes (BTBT) est encore augmenté. Les résultats de simulation démontrent que le TGTFET atteint un courant d'état passant de 81 µA/µm et un rapport marche/arrêt de 6,7 × 10¹⁰ à un biais grille-source de 1 V. Le swing de sous-seuil moyen (SS_avg) sur 0–0,5 V est de 51,5 mV/déc, avec un swing minimum (SS_min) de 24,4 mV/déc à 0,1 V. Le dispositif exhibe une forte résilience contre l'abaissement de barrière induit par le drain (DIBL). Les métriques analogiques/RF clés — transconductance (gₘ) de 232 µS/µm, conductance de sortie (g_ds) de 214 µS/µm, capacité grille-source (C_gs) de 0,7 fF/µm, capacité grille-drain (C_gd) de 3,7 fF/µm, fréquence de coupure (f_T) de 11,9 GHz et produit gain-bande passante (GBW) de 2,3 GHz — sont tous atteints à une tension drain-source de 0,5 V. Comparé à l'UTFET et au LTFET, le TGTFET offre des caractéristiques DC et AC supérieures, le positionnant comme candidat convaincant pour les applications futures à faible puissance et analogiques/RF.

Contexte

Le dimensionnement continu des transistors à effet de champ à oxyde métal-semiconducteur (MOSFET) a historiquement conduit à des améliorations en efficacité énergétique, vitesse de commutation et densité de dispositifs. Cependant, le compromis inévitable entre réduction de la tension d'alimentation et courants de fuite (I_OFF) mène à une puissance de veille croissante, tandis que les effets de canal court (SCE) dégradent la fiabilité. Pour contrer ces défis, les chercheurs se sont concentrés sur la réduction du swing de sous-seuil (SS) et de la tension de fonctionnement. Les transistors à effet de tunnel (TFET), exploitant le tunnel interbandes, peuvent atteindre SS < 60 mV/déc, permettant une opération sous-0,2 V et un I_OFF nettement plus bas.

Les TFETs sont particulièrement attractifs pour la logique numérique à faible puissance et les circuits analogiques/RF émergents. Pourtant, les TFETs P-I-N conventionnels souffrent d'une surface de tunnel limitée, qui plafonne le courant d'état passant (I_ON). Des innovations structurales récentes — telles que les grilles en L (LTFET) et en U (UTFET) — ont étendu l'interface de tunnel, augmentant I_ON tout en préservant la compacité. Néanmoins, des gains de performance supplémentaires et des caractérisations analogiques/RF détaillées restent essentielles.

Nous proposons un TFET à grille en T à double source (TGTFET) qui double la surface de tunnel relative au LTFET et UTFET et introduit un chevauchement de grille pour aiguiser le champ électrique. Notre étude TCAD démontre que cette conception délivre un I_ON plus élevé, un SS sous-60 mV/déc et des figures de mérite analogiques/RF supérieures.

Méthodes

La structure du TGTFET est illustrée Fig. 1. La grille forme une forme « T » (région verte), chevauchant les poches n⁺ verticales et latérales (jaunes) pour amplifier le champ électrique à l'interface de tunnel. Les régions de double source flanquent la grille (saphir), tandis qu'un drain n⁺ réside sous le canal. Cette configuration augmente la surface de tunnel effective et raidit la courbure de bande, augmentant ainsi le taux BTBT.

Schéma du transistor à effet de tunnel à grille en T à double source proposé (TGTFET)

La Figure 2 compare les structures TGTFET, UTFET et LTFET. Le chevauchement de grille dans le TGTFET augmente l'efficacité de tunnel, et l'arrangement à double source double la surface de jonction par rapport aux autres conceptions.

Comparaison de a TGTFET proposé, b UTFET, et c LTFET

Les paramètres de simulation clés sont : H_s = 30 nm, H_g = 40 nm, W_g = 6 nm, H_c = 15 nm, T_p = 5 nm, φ = 4,33 eV, T_ox = 2 nm (HfO₂), N_S = 1 × 10²⁰ cm⁻³, N_D = 1 × 10¹⁹ cm⁻³, N_sub = 1 × 10¹⁷ cm⁻³, N_P = 5 × 10¹⁸ cm⁻³. Tous les dispositifs partagent une largeur de 1 µm en simulation.

Les simulations ont été effectuées avec Silvaco Atlas en utilisant un modèle BTBT non-local, mobilité Lombardi, statistiques de Fermi, rétrécissement de bande interdite et recombinaison Shockley-Read-Hall pour capturer la physique avec précision.

Résultats et discussion

Mécanisme du dispositif et caractéristiques DC avec différents paramètres

La Figure 3a montre les courbes de transfert du TGTFET avec et sans chevauchement de grille. Le chevauchement augmente I_ON de 7,5 × 10⁻⁵ à 8,1 × 10⁻⁵ A/µm à V_g = V_d = 1 V. La Figure 3b compare TGTFET, UTFET et LTFET sous géométrie identique. Le TGTFET délivre un avantage I_ON double, avec SS_min = 24,4 mV/déc à V_g = 0,1 V et SS_avg = 51,5 mV/déc sur 0–0,5 V. Les rapports marche/arrêt atteignent 6,7 × 10¹⁰ (V_g = V_d = 1 V) et 6,5 × 10⁸ (V_g = V_d = 0,5 V).

Simulées a caractéristiques de transfert du TGTFET avec/sans chevauchement de grille et b caractéristiques de transfert du TGTFET, UTFET et LTFET

La Figure 4 illustre le taux BTBT pour le TGTFET avec et sans chevauchement de grille de 5 nm. Le chevauchement étend la surface de tunnel, se traduisant directement en I_ON plus élevé.

Diagrammes de taux de tunnel électronique BBT simulés du a dispositif sans chevauchement, b dispositif avec chevauchement 5 nm, et c taux de tunnel électronique BBT des deux dispositifs, à 1 nm sous la surface du dispositif ; V_g = V_d = 1 V

La Figure 5 présente des cartes de champ électrique 3D. Avec un chevauchement de 5 nm, deux pics de champ prononcés apparaissent, absents sans chevauchement. La structure de bande associée, montrée Fig. 5c, révèle une fenêtre de tunnel plus grande, expliquant l'augmentation du taux BTBT et d'I_ON.

Diagramme 3D schématique des champs électriques du dispositif a avec chevauchement et b sans chevauchement ; c diagrammes de bandes d'énergie simulés de la source à la région de poche (1 nm sous l'interface oxyde)

La Figure 6 explore l'influence de la poche n⁺. L'augmentation du dopage de poche augmente fortement I_OFF (Fig. 6a). La réduction de l'épaisseur de poche de 7 à 3 nm à dopage fixe de 5 × 10¹⁸ cm⁻³ améliore SS et I_ON (Fig. 6b) sans fuite de sous-seuil significative, indiquant qu'un dopage de poche plus léger supprime le BTBT d'état éteint.

Courants de drain simulés avec différentes a concentrations et b épaisseurs de poche n⁺ à V_d = 1 V

La Figure 7 examine la hauteur de grille (H_g) et l'épaisseur de canal (H_c). Une augmentation modérée de H_g atténue une bosse de bande d'énergie qui entrave le transport d'électrons (Fig. 7c), améliorant I_ON et SS. La diminution de H_c améliore légèrement I_ON (Fig. 7b), mais une réduction supplémentaire à 5 nm déclenche une fuite de sous-seuil sévère (Fig. 8), car le courant BTBT de coin domine.

Caractéristiques de transfert simulées du TGTFET avec a différents H_g, b différents H_c, et c la bosse de bande de conduction sur le chemin de courant

Diagrammes simulés de a taux de tunnel électronique BTBT d'état éteint et b densité de courant quand H_c = 5 nm

La Figure 9 étudie la tension drain-source (V_d). Pour V_d < 0,6 V, I_ON augmente fortement avec V_d en raison de la résistance de canal réduite. Au-dessus de 1,8 V, I_ON sature tandis que I_OFF s'intensifie car le BTBT de coin s'intensifie. Dans la gamme intermédiaire (0,6–1,8 V), le TGTFET démontre une performance robuste, stable et une forte immunité DIBL.

Courants de drain simulés pour a V_d ≤ 1 V et b V_d ≥ 1 V

Performance analogique/RF du TGTFET, UTFET et LTFET

La Figure 10 affiche les courbes de transfert et la transconductance (gₘ) des trois dispositifs à V_d = 0,5 V. Le TGTFET atteint un gₘ maximal de 232 µS/µm — près du double de l'UTFET (120 µS/µm) et du LTFET (110 µS/µm) — grâce à l'architecture à double source et au chevauchement de grille.

a Caractéristiques de transfert et b courbes de transconductance du TGTFET, UTFET et LTFET à V_d = 0,5 V

La Figure 11 illustre les caractéristiques de sortie, la conductance de sortie (g_ds) et l'impédance de sortie (R_o). Le courant de sortie du TGTFET double celui de l'UTFET et du LTFET, et son g_ds culmine à 214 µS/µm avec R_o = 4,6 kΩ/µm à V_d = 0,45 V. Le comportement non-linéaire R_o vs. V_d provient de l'interaction entre l'excitation thermique à travers la barrière de drain et la conduction limitée par tunnel, un phénomène précédemment rapporté dans la littérature TFET.

a Caractéristiques de sortie, b conductance de sortie (g_ds), et c courbes d'impédance de sortie (R_o) du TGTFET, UTFET et LTFET

L'analyse de capacitance (Fig. 14) montre que C_gs reste négligeable comparé à C_gd ; ainsi, la capacitance de grille totale (C_gg) est dominée par C_gd. Sous V_d = 0 V, C_gg augmente fortement avec V_g en raison de l'accumulation d'électrons dans le canal. Avec V_d = 0,5 V, C_gd reste plat jusqu'à ce que V_g dépasse 0,6 V, reflétant une capture d'électrons limitée dans le canal à faible biais de grille.

Capacitance du TGTFET versus V_g sous a V_d = 0 V et b V_d = 0,5 V. Capacitance de l'UTFET versus V_g sous c V_d = 0 V et d V_d = 0,5 V. Capacitance du LTFET versus V_g sous e V_d = 0 V et f V_d = 0,5 V

La Figure 15 confirme que C_gd pour les trois dispositifs diminue avec l'augmentation de V_d à V_g fixe, tout en augmentant avec V_g à V_d fixe.

Caractéristiques C_gd de a TGTFET, b UTFET, et c LTFET versus V_d sous différents V_g

La fréquence de coupure (f_T) et le produit gain-bande passante (GBW) sont calculés via f_T = gₘ/(2πC_gg) et GBW = gₘ/(2π10C_gd). La Figure 16 montre que le TGTFET atteint f_T = 11,9 GHz et GBW = 2,3 GHz à V_d = 0,5 V — surpassant l'UTFET (4,1 GHz, 0,5 GHz) et le LTFET (8,7 GHz, 2,1 GHz). La réponse en fréquence supérieure découle de l'architecture à double source et de la C_gg réduite.

Courbes caractéristiques de a f_T et b GBW du TGTFET, UTFET et LTFET versus V_g à V_d = 0,5 V

Conclusions

Nous avons introduit un TGTFET à base de silicium comportant une grille en T et une architecture à double source. Cette configuration double la surface de jonction de tunnel et, via le chevauchement de grille, aiguise le champ électrique, donnant I_ON = 8,1 × 10⁻⁵ A/µm, I_ON/I_OFF = 6,7 × 10¹⁰ et SS_min = 24,4 mV/déc. Le dispositif démontre une forte résilience DIBL et maintient la performance sur une large gamme de V_d. L'analyse analogique/RF montre gₘ = 232 µS/µm, g_ds = 214 µS/µm, C_gg ≈ 3,7 fF/µm, f_T = 11,9 GHz et GBW = 2,3 GHz — surpassant à la fois l'UTFET et le LTFET. Ces résultats confirment que le TGTFET est un candidat prometteur pour les futures applications à faible puissance et haute fréquence.

Abréviations

C_gd

Capacité grille-drain

C_gs

Capacité grille-source

f_T

Fréquence de coupure

GBW

Produit gain-bande passante

g_ds

Conductance de sortie

g_m

Transconductance

Hc

Hauteur de la couche de canal

Hg

Hauteur de l'électrode de grille

Hs

Hauteur de la couche de source

LTFET

Transistor à effet de tunnel à grille en L

N_D

Concentration de dopage drain n⁺

N_P

Concentration de dopage poche n⁺

N_S

Concentration de dopage source p⁺

N_sub

Concentration de dopage substrat p⁻

R_o

Impédance de sortie

TGTFET

Transistor à effet de tunnel à grille en T à double source

Tox

Épaisseur du diélectrique de grille HfO₂

Tp

Épaisseur de poche n⁺

UTFET

Transistor à effet de tunnel à grille en U

V_d

Tension drain-source

V_g

Tension grille-source

Wg

Largeur de l'électrode de grille