Quiz VHDL Avancé - Partie 3 : Testez votre expertise HDL

Terminez les tutoriels 12-17 de la série Tutoriels VHDL de Base et testez vos connaissances avec ce quiz ciblé.

Quelle affirmation est vraie sur le type signed ?

Quiz VHDL Avancé - Partie 3 : Testez votre expertise HDL

Ils peuvent représenter des valeurs plus hautes que les types unsigned Si le bit le plus à gauche est '1', la valeur doit être négative Le débordement est une erreur d'exécution

Lequel est équivalent à ce processus concurrent ?

Quelle valeur Output aura après l'exécution de ce code ?

"0000" "0001" "UUUU" "XXXX"

Quelle affirmation est vraie sur la déclaration de port ?

Le port est utilisé seulement pour des fins de vérification Le port peut contenir à la fois des signaux et des variables La déclaration de port spécifie l'interface d'un module avec le monde extérieur

Comment les valeurs passées par le generic map apparaissent-elles dans le module ?

Comme des variables Comme des constantes Comme des signaux optionnels avec une valeur par défaut

Que signifie "temps d'établissement" (setup time) pour un bascule ?

La durée pendant laquelle l'entrée de données doit être maintenue stable avant l'arrivée du front d'horloge actif La durée avant que la sortie réagisse à un changement sur l'entrée La durée minimale pendant laquelle le reset doit être maintenu actif

Pourquoi ne pensons-nous normalement pas au setup et hold time en concevant en VHDL ?

Parce que ce n'est pas important ce qui arrive quand des violations de setup et hold time se produisent Parce que la technologie sous-jacente est si rapide que le setup et hold time n'est pas un problème Parce que le setup et hold time à l'intérieur de la puce est géré automatiquement pour nous par le logiciel

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