Maîtriser VHDL et Verilog : écrire une logique combinatoire et séquentielle propre

Utiliser les blocs Process VHDL ou Always Verilog

En VHDL comme en Verilog, les blocs Process (VHDL) et Always (Verilog) sont les constructions de base pour décrire le comportement matériel. Ils modélisent deux types de logique distincts :

1. Logique combinatoire — les sorties dépendent seulement des entrées actuelles.
2. Logique séquentielle — les sorties dépendent des entrées actuelles et des états passés, généralement pilotés par une horloge.

Bien que de nombreux manuels illustrent des exemples combinatoires simples, les designs réels reposent presque exclusivement sur des blocs séquentiels pour implémenter registres, machines d'état et étages de pipeline.

Pourquoi les bascules D sont importantes

Au cœur de tout circuit séquentiel se trouve la bascule D, l'élément minimal qui capture et stocke un bit de données sur un front d'horloge. Comprendre son timing et ses contraintes de setup/hold est essentiel avant de plonger dans le code HDL de niveau supérieur.

Les lecteurs non familiers avec les fondamentaux de la bascule D devraient faire une pause ici pour revoir son fonctionnement de base.

Logique combinatoire dans un bloc Process/Always

Bien que possible, utiliser un bloc Process ou Always uniquement pour des affectations combinatoires est rarement recommandé. Une affectation continue directe est plus claire et moins sujette aux erreurs.

Exemple VHDL

process (input_1, input_2) begin and_gate <= input_1 and input_2; end process; 

Exemple Verilog

always @ (input_1 or input_2) begin and_gate = input_1 & input_2; end 

La liste de sensibilité (ex: input_1, input_2) assure l'exécution du bloc quand l'un des signaux listés change. Cependant, la même fonctionnalité peut s'exprimer plus concisément avec une affectation continue :

-- VHDL and_gate <= input_1 and input_2; 

// Verilog assign and_gate = input_1 & input_2; 

Ces instructions sont équivalentes en effet mais l'affectation continue est préférée pour la logique combinatoire pure.

Logique séquentielle : le cas d'usage courant

Les blocs Process (VHDL) et Always (Verilog) brillent pour modéliser le comportement piloté par horloge. Un motif typique inclut une liste de sensibilité avec l'horloge et un reset asynchrone optionnel :

Exemple séquentiel VHDL

process (clk, rst_n) begin if rst_n = '0' then q <= '0'; elsif rising_edge(clk) then q <= d; end if; end process; 

Exemple séquentiel Verilog

always @(posedge clk or negedge rst_n) begin if (!rst_n) q <= 1'b0; else q <= d; end 

Ces extraits illustrent comment une bascule D est instanciée implicitement par le HDL. Les concepteurs devraient employer ce motif chaque fois qu'un signal doit être enregistré ou qu'un état doit être maintenu.

Bonnes pratiques

• Utilisez les affectations continues pour la logique combinatoire pure.
• Réservez les blocs Process/Always pour la logique séquentielle nécessitant des fronts d'horloge ou contrôle asynchrone.
• Incluez toujours une gestion de reset claire pour éviter les latchs inférés.
• Gardez les listes de sensibilité explicites et minimales pour prévenir les mismatches de simulation.

En suivant ces directives, vous écrirez du HDL à la fois efficace à synthétiser et simple à vérifier.