Modulateur ΔΣ temps continu 80 dB de gamme dynamique, 100 MHz de bande passante à fréquence d'horloge 2,4 GHz

Résumé

La bande passante d'un modulateur ΔΣ est limitée par la fréquence d'horloge en raison de l'exigence de rapport de suréchantillonnage. Alors que les procédés CMOS nanométriques se développent rapidement, il devient possible de concevoir des modulateurs ΔΣ temps continu à large bande passante et haute gamme dynamique pour des applications à haute fréquence. Cet article propose un modulateur ΔΣ temps continu d'ordre 3, 4 bits, avec une topologie à boucle unique en feedforward. Ce modulateur est conçu en procédé CMOS 40 nm et atteint 80 dB de gamme dynamique et une bande passante de 100 MHz à une fréquence d'horloge de 2,4 GHz. Le modulateur consomme 69,7 mW sous alimentation 1,2 V.

Introduction

Poussé par les demandes croissantes dans les applications de communication sans fil telles que les normes cellulaires, les convertisseurs analogique-numérique (CAN) évoluent rapidement pour supporter une bande passante de signal (BP) et une gamme dynamique (GD) plus élevées. L'exigence de BP dans la norme de communication Long-Term-Evolution Advanced (LTE-A) est montée à 100 MHz. Les CAN de Nyquist, généralement les CAN en pipeline [1, 2], ont été utilisés dans les stations de base macro pour leur haute BP. Cependant, les tampons d'entrée indispensables pour piloter les condensateurs d'entrée commutés limités par le bruit thermique et le filtre anti-repliement causent une consommation d'énergie significative et une complexité de conception. De plus, le fait que les CAN en pipeline reposent sur un gain inter-étage précis, qui détermine un amplificateur de résidu à haut gain et large bande et une technologie de calibration, mène à une complexité et une dissipation d'énergie. Les CAN ΔΣ sont connus pour leur haute performance et efficacité énergétique en employant la technologie de suréchantillonnage et de modelage de bruit. Cependant, l'exigence de rapports de suréchantillonnage (RS), qui est généralement supérieure à 16 [3-6], détermine une fréquence d'échantillonnage au-delà de GHz. Récemment, des CAN ΔΣ dépassant 50 MHz de BP ont été proposés en utilisant des procédés CMOS nanométriques, qui permettent des fréquences d'horloge multi-GHz. Précédemment, les CAN ΔΣ à haute fréquence adoptaient généralement des réalisations temps continu (CT) [3-9] au lieu de réalisations temps discret (DT). Ce dernier est implémenté par circuit à condensateurs commutés, et sa précision repose sur l'appariement des condensateurs, ce qui signifie qu'une opération robuste sous variation de procédé est offerte. De plus, une immunité supérieure au gigue d'horloge est fournie puisque les constantes de temps des condensateurs et commutateurs sont suffisamment petites. Cependant, comme l'opération d'échantillonnage s'exécute avant le modulateur, le filtre anti-repliement est nécessaire. D'autre part, en raison de l'exigence de stabilisation pour assurer la stabilité dans les étages, les amplificateurs opérationnels dans les modulateurs DT sont implémentés avec une bande passante à gain unitaire (BPGU) plus large que les modulateurs CT. En résumé, les modulateurs DT peuvent fournir une haute précision mais une bande de signal étroite [10, 11] et sont largement utilisés pour implémenter des applications de comptage telles que les capteurs intelligents et l'imagerie biomédicale. En revanche, il y a eu des efforts plus répandus pour concevoir des modulateurs CT pour des applications à haute fréquence que des modulateurs DT avec une complexité et une consommation d'énergie comparables.

L'objectif de conception exigeant d'une BP plus élevée dans un procédé donné détermine un RS plus faible en raison de la fréquence d'horloge limitée par le procédé. Pour atteindre une GD suffisante, un modelage de bruit agressif implémenté par un ordre élevé de fonction de transfert de bruit, qui est conventionnellement réalisé par cascade de filtre de boucle et généralement égal ou supérieur à 3 dans les travaux précédents, est requis. Cependant, les ordres accrus de filtre de boucle causent une consommation d'énergie, une instabilité et une complexité de conception. L'architecture de modelage de bruit multi-étage (MASH) [6, 8], implémentée par des modulateurs ΔΣ locaux d'ordre bas en cascade sans chemin de rétroaction entre eux, a été employée pour atténuer les problèmes de stabilité mais avec sensibilité aux désaccords. De plus, un modulateur avec un quantificateur multi-bits obtient une GD conditionnellement élevée avec une quantité exponentiellement croissante de comparateurs.

Cet article décrit un modulateur CT en CMOS 40 nm qui atteint 80 dB de GD sur 100 MHz de BP avec une consommation de 69,7 mW en utilisant le procédé CMOS 40 nm. Cet article est organisé comme suit. La section « Méthode » décrit la topologie du modulateur et l'implémentation du circuit. La section « Résultats et Discussion » montre les résultats simulés, et la section « Conclusion » fournit un résumé de ce travail.

Méthode

La Figure 1 illustre le schéma global du modulateur ΔΣ CT d'ordre 3 proposé avec une structure single-ended pour simplification. Le modelage de bruit d'ordre 3 obtient un bon compromis entre la GD et la stabilité de la boucle. Le modulateur proposé a une fréquence d'échantillonnage de 2,4 GHz avec un RS de 12. Le RS relativement élevé dans les modulateurs ΔΣ dépassant 100 MHz de BP assure une GD élevée. Le modulateur contient trois intégrateurs RC, un quantificateur 4 bits et un DAC à pilotage de courant 4 bits. Les intégrateurs sont implémentés par des amplificateurs feedforward innovants à faible dissipation de puissance pour une haute efficacité énergétique. Le DAC de rétroaction a une durée de délai supplémentaire d'un demi-période d'échantillonnage pour relâcher l'exigence de métastabilité du quantificateur. Un chemin de rétroaction rapide implémenté par un additionneur passif et piloté directement par le quantificateur réalise la compensation du délai de boucle excédentaire (DLE). Une topologie feedforward est employée pour l'efficacité énergétique au détriment de la fonction de transfert du signal hors bande.

Schéma global du modulateur ΔΣ CT d'ordre 3, 4 bits, à boucle unique proposé avec une topologie feedforward

Conception de l'amplificateur

Un gain d'amplificateur élevé est requis dans les modulateurs ΔΣ pour assurer la fonction de transformée de bruit désirée. Cependant, les technologies nanométriques utilisées pour atteindre des fréquences d'horloge multi-GHz souffrent d'un gain intrinsèque faible. Par conséquent, un amplificateur à trois étages est adopté pour implémenter un gain CC suffisant, comme montré dans la Fig. 2. La topologie feedforward et la compensation Miller sont combinées pour améliorer la marge de phase sans réduction de la bande passante à gain unitaire. Les amplificateurs feedforward ont été une solution populaire pour atteindre un gain élevé avec une BPGU adéquate et une marge de phase (MP). Le zéro du plan demi-droit causé par le chemin feedforward est censé annuler efficacement le déphasage négatif des pôles. Cela nécessite une transconductance élevée des amplificateurs sur le chemin feedforward et consomme une puissance significative. Le schéma avantageux de réutilisation du courant de polarisation économise de l'énergie alors qu'il limite les valeurs de g_m. Un g_m insuffisant cause typiquement le zéro au-delà de la BPGU et ne peut pas fournir une marge de phase adéquate. Un zéro optimisé situé en dessous de la BPGU globale est fourni en ajoutant un condensateur de compensation Miller et une résistance d'annulation.

Topologie de l'amplificateur feedforward à trois étages proposé avec compensation Miller

La Figure 3 montre le schéma au niveau transistor de l'amplificateur utilisé dans le premier intégrateur. Les transistors M_1-4 forment l'étage d'entrée de l'amplificateur, tandis que les transistors M_9,10 et M_13,14 forment le deuxième et troisième étage, respectivement. Les transistors M_5-8 et M_11,12 créent deux chemins feedforward à haute vitesse entre l'entrée et la sortie tout en partageant les courants de polarisation avec les amplificateurs de deuxième et troisième étage. Le mode commun (MC) de sortie du premier étage est fixé localement. Le MC de sortie du deuxième et du troisième étage est fixé par un chemin de rétroaction du deuxième étage à travers un amplificateur MC de retour, M_7,8 et M_13,14. La Figure 4a montre la réponse en boucle ouverte post-layout simulée de l'amplificateur du premier intégrateur avec toutes les charges, tandis que la Fig. 4b montre la réponse en boucle fermée. Le premier intégrateur atteint 3,6 GHz de BPGU et 57,8° de MP avec tous les effets de charge tout en consommant 10,5 mW sous alimentation 1,2 V. Les deuxième et troisième intégrateurs adoptent la même topologie mais avec des courants de polarisation mis à l'échelle, atteignant une BPGU de 4,7 et 3,3 GHz et une MP de 58,0 et 57,8° tout en consommant 4,3 et 17,3 mW, respectivement.

Schéma au niveau transistor de l'amplificateur

Résultats simulés post-layout de l'amplificateur dans le 1er intégrateur. a Réponse AC en boucle ouverte ; b Réponse AC en boucle fermée

Quantificateur et DAC

Comme le montre le schéma du quantificateur et DAC dans la Fig. 5, chacun consiste en 16 cellules unitaires. Le quantificateur est réalisé comme un CAN flash 4 bits avec un encodeur 16 niveaux généré à partir d'une échelle résistive à 17 points. Le quantificateur, dont la durée d'opération est exigée par le DLE à moins d'une demi-période d'échantillonnage pour assurer la stabilité de la boucle, est un bloc clé en tant que limitation de la BP maximale.

Schéma simplifié des quantificateurs et des DACs

Pour implémenter des CAN flash à haute vitesse, une architecture de comparateur à trois étages consistant en un étage de préamplificateur, un étage de comparateur dynamique, et un verrou symétrique set-and-reset (SR) [12], illustré comme Fig. 6, est employée. Le préamplificateur pour la réduction du décalage référencé à l'entrée est deux paires différentielles à charge résistive avec un commutateur de remise à zéro connecté à travers les sorties pour permettre une récupération rapide. Contrairement aux comparateurs dynamiques conventionnels, la paire différentielle et les inverseurs à couplage croisé sont divisés en deux parties pour minimiser la quantité de transistor dans chaque chemin de courant pour les alimentations à basse tension. Lorsque l'horloge passe au niveau haut, les comparateurs dynamiques commencent à prendre la décision de comparaison dépendante de l'entrée. Ensuite, les deux sorties de chaque comparateur dynamique sont toutes deux remises à zéro lorsque l'horloge revient de haut à bas, déclenchant la régénération et le verrouillage du verrou SR symétrique. Puisqu'un seul transistor dans chaque branche est actif, la structure de verrou SR symétrique conduit une forte capacité de pilotage de charge. Elle permet une taille de transistor petite avec une vitesse de commutation significative et une faible consommation d'énergie. De plus, elle entraîne des délais égaux des deux signaux de sortie. Les verrous D avant les unités DAC sont sensibles au niveau bas par rapport au niveau du signal d'horloge, assurant une durée de DLE d'un demi. Le circuit au niveau transistor de l'unité DAC à pilotage de courant est montré dans la Fig. 7.

Circuit au niveau transistor d'un élément unitaire du quantificateur proposé

Élément unitaire du DAC à pilotage de courant PMOS

Résultats et Discussion

Le prototype de modulateur ΔΣ est construit en procédé CMOS 40 nm. Comme les résultats simulés post-layout du rapport signal-bruit (SBR) et rapport signal-bruit-distorsion (SBRD) vs. amplitude d'entrée à 10,2 MHz montrés dans la Fig. 8, une GD de 80 dB est atteinte. Les Figures 9 et 10 montrent les spectres simulés avec une entrée mono-tonale à -3,52 dBF à 10,2 MHz et 97 MHz respectivement, puisque 0 dBF correspond à l'échelle complète du modulateur de 2,4 Vpp. Le SBRD est de 77,47 dB et 76,53 dB, respectivement. Comme le montre la répartition de la consommation dans la Fig. 11, le modulateur coûte 69,7 mW de consommation d'énergie. L'intégrateur, le quantificateur et le DAC consomment respectivement 32,1 mW, 25,4 mW et 6,2 mW. 6,0 mW de puissance sont consommés par les autres courants incluant les tampons d'horloge, les biais de courant et les références de tension. Le modulateur atteint un FOM de Schreier de 171,6 dB basé sur la GD. Le Tableau 1 compare ce travail avec plusieurs travaux publiés précédemment. Le modulateur proposé atteint une large BP avec le FOM le plus élevé.

SBR et SBRD simulés post-layout vs. amplitude du signal d'entrée avec une entrée à 10,2 MHz

Spectres simulés post-layout avec une entrée mono-tonale à 10,2 MHz

Spectres simulés post-layout avec une entrée mono-tonale à 97 MHz

Répartition de la consommation d'énergie simulée post-layout

Conclusion

Dans ce travail, nous avons proposé un modulateur ΔΣ CT d'ordre 3, 4 bits, avec une topologie à boucle unique feedforward. Ce modulateur est conçu en procédé CMOS 40 nm et atteint 80 dB de GD sur une BP de 100 MHz à une fréquence d'horloge de 2,4 GHz. La construction d'amplificateur à faible dissipation de puissance mène à une haute efficacité énergétique, et le modulateur consomme 69,7 mW sous alimentation 1,2 V et atteint un FOM de Schreier de 171,6 dB.

Disponibilité des données et matériaux

Toutes les données générées ou analysées au cours de cette étude sont incluses dans cet article publié.

Abréviations

ADC :

Convertisseurs analogique-numérique

BW :

Bande passante

CT :

Temps continu

DR :

Gamme dynamique

DT :

Temps discret

ELD :

Délai de boucle excédentaire

LTE-A :

Long-Term-Evolution Advanced

OSR :

Rapports de suréchantillonnage

PM :

Marge de phase

UGBW :

Bande passante à gain unitaire