Analyse comparative des FET à capacitance négative à travers les capacitances MOS

Résumé

Nous démontrons l'effet de capacitance négative (NC) de transistors à effet de champ (FET) basés sur HfZrOₓ dans les expériences. Une amélioration de I_DS, SS et G_m du NCFET a été obtenue en comparaison avec un FET MOS (metal oxide semiconductor) de contrôle. Dans cette expérience, les transistors MIS inférieurs avec différents temps de passivation sont équivalents aux dispositifs NC avec différentes capacitances MOS. Pendant ce temps, les propriétés électriques du NCFET avec 40 min de passivation sont supérieures à celles du NCFET avec 60 min de passivation en raison du bon accord entre C_FE et C_MOS. Bien que SS sous 60 mV/décade ne soit pas atteint, les caractéristiques de transfert non hystérétiques bénéfiques pour les applications logiques sont obtenues.

Introduction

Avec la réduction de l'échelle des transistors, le niveau d'intégration des circuits intégrés (CI) croît continuellement. Un problème de dissipation de puissance concomitant est urgent à résoudre. Pour contourner ce problème, la tension d'opération du transistor devrait être réduite. Le swing de sous-seuil (SS) du MOSFET ne peut pas être en dessous de 60 mV/décade à température ambiante, ce qui restreint la réduction de la tension de seuil V_TH et de la tension d'alimentation V_DD. De nombreux efforts ont été consacrés à la recherche et au développement de dispositifs avec de nouveaux mécanismes de transport et commutation pour battre la limite de Boltzmann, incluant le transistor à effet de champ à capacitance négative (NCFET), FET à grille résistive, FET nano-électro-mécanique (NEMFET), MOS à ionisation par impact (I-MOS), et FET à effet tunnel. Parmi eux, le NCFET a suscité beaucoup d'attention car il peut atteindre un SS abrupt sans perdre le courant de conduite. Le HfO₂ dopé (ex. HfZrOₓ (HZO) et HfSiOₓ) a été largement utilisé dans les NCFET ; il est compatible avec le procédé CMOS. Une étude théorique a montré que l'hystérésis indésirable se produit en raison de la capacitance ferélectrique C_FE non accordée à la capacitance MOS sous-jacente C_MOS dans le NCFET. Cependant, l'effet de l'accord entre C_FE et C_MOS sur les caractéristiques électriques des NCFET reste une préoccupation dans les expériences.

Dans ce travail, les caractéristiques électriques de FET Ge NC avec différentes capacitances MOS sont étudiées basées sur les différents accords entre C_FE et C_MOS. Bien que SS inférieur à 60 mV/décade n'apparaisse pas, les caractéristiques de transfert sans hystérésis et de meilleures propriétés électriques sont obtenues. Des pics apparents des courbes C_FE versus V_FE démontrent l'effet NC des NCFET basés sur HZO. Le meilleur accord de C_FE et C_MOS contribue à un SS plus abrupt et un courant de passage plus élevé, ce qui est bénéfique pour les applications logiques.

Méthodes

Le processus de fabrication clé des NCFET Ge est montré en Fig. 1a. Des wafers n-Ge(001) 4 pouces avec une résistivité de 0,088-0,14 Ω·cm étaient utilisés comme substrats de départ. Après nettoyage pré-grille, les wafers Ge étaient chargés dans une chambre ultra-vide pour la passivation de surface utilisant Si₂H₆. Deux durées de passivation de 40 et 60 min étaient utilisées. Ensuite, la pile TaN/HZO/TaN/HfO₂ était déposée. Les épaisseurs de la couche diélectrique HfO₂ et de la couche FE HZO sont 4,35 et 4,5 nm respectivement. Après structuration et gravure de la grille, les régions source/drain (S/D) étaient implantées en utilisant des ions bore (B⁺) à une énergie de 30 keV et une dose de 1 × 10¹⁵ cm⁻². Le métal Nickel S/D était formé par un processus lift-off. Finalement, un recuit thermique rapide à 450 °C pendant 30 s était effectué. Un MOSFET de contrôle avec pile TaN/HfO₂ était aussi fabriqué. Les Figures 1b et c montrent les schémas des NCFET et MOSFET de contrôle fabriqués respectivement. La grille métallique interne dans le NCFET fabriqué contrebalance le potentiel à la surface du canal, ce qui est appelé la structure MFMIS.

Résultats et discussion

La Figure 2a trace les courbes I_DS-V_GS mesurées d'une paire de NCFET et MOSFET de contrôle avec 40 min de passivation de surface. Les deux dispositifs ont une longueur de grille L_G de 3,5 µm. Le dispositif NC avec 40 min de passivation a un I_DS significativement amélioré par rapport au MOSFET de contrôle. Les courbes de transfert du NCFET exhibent une caractéristique non hystérétique. Les courbes SS ponctuel versus I_DS en Fig. 2b montrent que le transistor NC a un SS amélioré sur le dispositif de contrôle, bien que SS sous 60 mV/décade n'apparaisse pas. La Figure 2c montre que le transistor NC obtient un transconductance linéaire G_m significativement boosté sur le dispositif de contrôle à V_DS de -0,05 V. La Figure 3 compare les performances électriques de NCFET et MOSFET de contrôle avec passivation de surface pour 60 min. Similairement, I_DS, SS ponctuel et G_m du NCFET sont supérieurs à ceux du MOSFET de contrôle.

La Figure 4a montre les résultats statistiques du courant de conduite des NCFET et MOSFET de contrôle à V_DS de -0,05 V et V_GS-V_TH = -1,0 V. Les NCFET démontrent 18,7 % et 35,6 % d'amélioration en I_DS pour les 60 min et 40 min de passivation de surface respectivement, en comparaison avec les dispositifs de contrôle. On spéculé que les NCFET passivés 40 min ont un meilleur accord entre C_MOS et C_FE sur les dispositifs NC avec 60 min. La Figure 4b montre que les NCFET obtiennent 26,4 % et 51,3 % d'amélioration en transconductance maximale G_m,max pour 60 min et 40 min de passivation de surface respectivement, en comparaison avec les dispositifs de contrôle. On voit que les MOSFET de contrôle avec passivation de surface 40 min ont un I_DS et G_m,max plus élevés que les dispositifs passivés 60 min, ce qui est dû au C_MOS plus grand induit par l'épaisseur d'oxyde équivalente (EOT) plus petite. La grille métallique interne fournit un plan équipotentiel ; le dispositif peut être modélisé équivalentement comme un diviseur de tension capacitif. La capacitance totale C_G est une série de C_FE et C_MOS. La tension de grille interne est amplifiée grâce à l'effet NC. Le coefficient d'amplification de tension interne β = |C_FE| / |C_FE| - C_MOS obtient le maximum quand |C_MOS| = |C_FE|. Atteindre l'accord optimisé de C_FE et C_MOS est le prérequis de l'amélioration du courant de passage.

Les courbes V_int extraites versus tension de grille V_GS sont montrées en Fig. 5a. V_int du transistor NC peut être extrait en raison de l'hypothèse que la courbe I_DS-V_int du transistor NC est exactement identique à la courbe I_DS-V_GS du dispositif de contrôle. Le coefficient d'amplification de tension interne dV_int/dV_GS est montré en Fig. 5b. dV_int/dV_GS > 1 est atteint dans la large plage de balayage de V_GS pour le NCFET avec 40 min de passivation de surface, contribuant à un SS plus abrupt que le dispositif de contrôle pendant le processus de mesure, ce qui est dû au basculement de polarisation local. C'est cohérent avec les résultats susmentionnés en Fig. 2b. Pour le NCFET avec 60 min de passivation, le coefficient d'amplification de tension interne dV_int/dV_GS > 1 est atteint pendant la plage de V_GS < 0 V pour le double balayage de V_GS, ce qui est en accord avec le SS élevé en Fig. 3b.

La Figure 6a montre les courbes C_MOS extraites versus V_GS pour le transistor NC, qui repose sur V_int-V_GS en Fig. 5a et les courbes C_G-V_GS des MOSFET de contrôle. Le C_MOS extrait est en bon accord avec le C_G mesuré. Donc, la validité de la méthode de calcul est démontrée. Les courbes C_FE et C_MOS versus V_FE sont dépeintes en Fig. 6b. Depuis l'initiation de l'effet NC, la valeur absolue du C_FE négatif du transistor dépasse C_MOS pour le double balayage de V_GS tout le temps en Fig. 6b. |C_FE| > C_MOS et C_FE < 0 peuvent causer des caractéristiques sans hystérésis, et l'accord de C_MOS et C_FE est bénéfique pour les applications logiques. Les caractéristiques sans hystérésis dans Figs. 2a et 3a sont observées attribuées à tout l'accord de domaine et l'emprisonnement de charge inhibé. Le basculement de polarisation stable est responsable des caractéristiques non hystérétiques. De plus, le grand gain de grille interne dV_int/dV_G > 1 est attribué à la légère discrépance entre |C_FE| et C_MOS dans la région de sous-seuil, résultant en le SS abrupt du dispositif NC. Pendant ce temps, il y a un meilleur accord entre C_FE et C_MOS pour le NCFET avec 40 min de passivation que le NCFET avec 60 min de passivation. Ainsi, cela fournit une preuve directe indiquant que le NCFET avec 40 min de passivation possède une meilleure performance électrique que le NCFET avec 60 min de passivation. La polarisation FE change V_FE ; donc la charge de FE varie. La charge totale se multiplie, ce qui est attribué à la polarisation FE en plus de l'incrément de V_GS. En d'autres termes, pour un V_GS donné, la charge dans le canal augmente donc I_DS s'améliore. Comme conséquence, le SS abrupt de la caractéristique de transfert apparaît dans les expériences.

Conclusions

Les caractéristiques de transfert sans hystérésis sont obtenues pour les NCFET avec 40 et 60 min de passivation. Les NCFET Ge p-type avec 40 min de passivation ont de meilleures caractéristiques électriques que le dispositif NC avec 60 min de passivation dans les expériences. Nous démontrons aussi l'effet NC des NCFET basés sur HZO. Pour les NCFET, le SS abrupt et dV_int/dV_GS > 1 sont obtenus. Le NCFET avec 40 min de passivation a atteint un bon accord entre C_FE et C_MOS, ce qui contribue aux caractéristiques non hystérétiques. Les différents comportements NC sont considérés comme liés au basculement microscopique de parois de domaine dans les films minces FE.

Disponibilité des données et matériaux

Les ensembles de données soutenant les conclusions de cet article sont inclus dans l'article.

Abréviations

B⁺

Ions bore (Boron ions)

EOT

Épaisseur d'oxyde équivalente (Equivalent oxide thickness)

FET

Transistor à effet de champ (Field-effect transistors)

HZO

HfZrOₓ

IC

Circuit intégré (Integrated circuit)

I-MOS

MOS à ionisation par impact (Impact ionization metal-oxide-semiconductor)

MOS

Métal-oxyde-semiconducteur (Metal oxide semiconductor)

NC

Capacitance négative (Negative capacitance)

NCFET

FET à capacitance négative (Negative capacitance field-effect transistor)

NEMFET

FET nano-électro-mécanique (Nano-electro mechanical FET)

S/D

Source/drain (Source/drain)

SS

Swing de sous-seuil (Subthreshold swing)