FinFETs silicium-germanium : canaux à faible résistance pionniers pour 7 nm et au-delà

Au centre de recherche IBM d'Albany, NY, notre équipe semi-conducteurs repousse la technologie CMOS vers 10 nm, 7 nm et les nœuds futurs. À mesure que les dimensions des dispositifs se réduisent, la résistance du canal de transistor devient un facteur décisif de la performance de la puce. Innover le matériau de canal pour abaisser cette résistance est donc essentiel pour maintenir la compétitivité du 7 nm et au-delà. Notre focus est le silicium-germanium (SiGe), le matériau clé qui a permis les gains de performance-énergie mis en avant lors du lancement 7 nm l'an dernier.

Profils de FinFET Si symétrique (a) et SiGe (b) à 10 nm, fabriqués au complexe NanoTech de SUNY Polytechnic. Les FinFETs SiGe présentent des propriétés électriques supérieures.

Les puces FinFET 14 nm actuelles utilisent des canaux silicium uniquement — la stabilité du silicium limite au-delà de cette échelle. En revanche, les FinFETs basés sur SiGe ont démontré des gains de performance prouvés sous les standards industriels 10 nm, offrant une voie pratique vers une technologie CMOS évolutive. Un avantage est la capacité d'intégrer à la fois des dispositifs basse consommation et haute performance sur une même puce sans compromettre aucun des deux types.

Les FinFETs SiGe démontrent également une fiabilité électrique améliorée, se traduisant par une performance de puce plus stable sur sa durée de vie. Par conséquent, le même flux de processus sert aussi bien les supercalculateurs haute performance que les dispositifs mobiles à contrainte de puissance.

En introduisant des atomes de germanium plus grands dans un réseau de silicium, le SiGe crée un désaccord de réseau délibéré qui génère une contrainte dans le canal du transistor. Cette contrainte augmente la mobilité des porteurs, permettant plus de courant à des tensions plus basses. Ainsi, le SiGe permet une feuille de route évolutive vers des dimensions plus petites tout en préservant l'équilibre puissance-performance.

SiGe pour les nœuds à venir : résoudre les défis de production des puces 10 nm et 7 nm

Maintenir la contrainte tout au long du flux d'intégration complet et contrôler la densité de défauts sont les deux obstacles techniques principaux pour les FinFETs SiGe à 10 nm et moins. La contrainte peut être perdue pendant les recuits thermiques qui activent les dopants, pendant les étapes de recess source/drain qui forment la jonction uniforme, ou pendant le patterning d'aile dans les designs nécessitant des ailerons ultra-courts.

Le contrôle des défauts est tout aussi critique pour la production de masse. Le désaccord de réseau entre un canal SiGe et son substrat silicium rend difficile le maintien des niveaux de défauts dans des limites manufacturables sur un wafer entier. Grâce à une croissance épitaxiale avancée, une intégration innovante de module d'aile et une ingénierie source/drain raffinée, nous avons atteint la rétention de contrainte et une faible déféctivité dans nos nœuds test 10 nm et 7 nm.

S'appuyant sur cette étude de faisabilité, nous collaborons avec des concepteurs de puces et des fonderies pour amener les FinFETs SiGe en production de volume. Nous anticipons que le SiGe remplacera les FinFETs silicium dans les nœuds CMOS de prochaine génération, alimentant tout, des supercalculateurs aux dispositifs mobiles. La technologie promet aussi pour les applications « more-than-Moore » — cloud, calcul cognitif et autres scénarios basse consommation — où l'efficacité énergétique est primordiale.

Lectures complémentaires

Coupes transversales d'aile et de pile de grille pour largeurs d'aile allant de 87 nm (a) à 3 nm (g) avec teneur en Ge plus élevée pour aile SiGe.

Au symposium IEEE VLSI de cette année, nos équipes ont présenté une suite de percées en dispositifs, matériaux et intégration qui exploitent le SiGe sous règles de base 10 nm et tracent une voie vers le nœud 7 nm que nous avons fabriqué l'an dernier. Les points forts incluaient le contrôle de la déféctivité, les innovations de pile de grille et de couche d'interface adaptées au FinFET SiGe, et les techniques de contact avancées — toutes détaillées dans nos articles VLSI.

• T2.2 : « FINFET Technology Featuring High Mobility SiGe Channel for 10 nm and Beyond »
• T4.3 : « Selective GeO_x-Scavenging from Interfacial Layer on Si_1‑xGe_x Channel for High Mobility Si/Si_1‑xGe_x CMOS Application »
• T9.3 : « Replacement High‑K/Metal‑Gate High‑Ge‑Content Strained SiGe FinFETs with High Hole Mobility and Excellent SS and Reliability at Aggressive EOT ~7Å and Scaled Dimensions Down to Sub‑4 nm Fin Widths »
• T7.2 : « Ti and NiPt/Ti Liner Silicide Contacts for Advanced Technologies »

Schéma du processus inventif de scavenging sélectif de GeOx (a) et de la couche d'interface sans GeOx (b) avec canal SiGe.

*‑FinFET désigne une architecture de transistor qui élève le canal en structures en forme d'aile.

Dechao Guo est membre du staff de recherche, maître inventeur et gestionnaire de Advanced Device Design & Integration à IBM Research.