IBM présente sept percées pour puces au-delà de 7 nm au SPIE

Lorsque IBM a dévoilé pour la première fois des puces test 7 nm fonctionnelles en 2015 en partenariat avec GLOBALFOUNDRIES et Samsung, nous anticipions une prêts à la fabrication dans l'année. Aujourd'hui, l'industrie des semi-conducteurs accélère, et IBM trace la voie vers la prochaine génération de nœuds au-delà de 7 nm.

À la conférence Advanced Lithography de la Société internationale d'optique et de photonique (SPIE) de cette année, IBM a présenté sept articles qui illuminent les avancées technologiques pilotant la transition au-delà du nœud 7 nm, tous centrés sur la lithographie ultraviolette extrême (EUV).

Atteindre des dimensions de transistor sous-nanométrique et des interconnexions à l'échelle atomique exige des techniques de patterning à la fois haute résolution et efficaces en processus. L'EUV offre une solution à exposition unique qui surpasse les limites de résolution des méthodes de lithographie antérieures. Les sept présentations SPIE mettent en lumière des développements critiques dans la conception de masques EUV, la chimie des résines et l'intégration de processus — pierres angulaires pour des nœuds 7 nm fiables et futurs.

Optimisation de l'intention de conception pour les nœuds au-delà de 7 nm

Michael Crouse, Nicole Saulnier et Derren Dunn démontrent que des ajustements modestes de la géométrie de câblage peuvent améliorer dramatiquement l'imprimabilité EUV. La Figure 1 montre comment des formes de masque optimisées permettent des lignes continues, sans rupture, à des dimensions sous le seuil 7 nm, réduisant la variabilité électrique et physique et améliorant le rendement.

Figure 1 : Optimisation du contraste sur câblage métal 2D. Avec cette amélioration, des caractéristiques 20–30 % plus petites que celles atteintes au nœud 7 nm peuvent être imprimées robustement, réduisant significativement la variabilité physique et électrique.

Exploration de nouvelles piles de masques EUV

Les simulations de Martin Burkhardt couvrent toute la table périodique pour identifier des matériaux de masque pouvant offrir un contraste plus élevé sans exiger de modifications à l'optique EUV. Fabriquer des masques à partir de ces alliages avancés pourrait permettre une mise à l'échelle transparente au-delà de 7 nm tout en maintenant l'infrastructure EUV actuelle.

Quantification de la rugosité de bord et de largeur de ligne

Ravi Bonam présente une méthodologie complète pour mesurer et minimiser la rugosité dans les lignes imprimées EUV. Son travail identifie les conditions de processus qui produisent les caractéristiques les plus lisses, améliorant directement la fabricabilité et la performance de la puce.

Amélioration des interfaces résine-durcisseur

Dario Goldfarb étudie la chimie entre les résines EUV et les durcisseurs inorganiques. En adaptant les interactions de surface — illustré dans la Figure 2 — il a atteint le premier patterning fiable de résines sur durcisseurs silicium, une étape critique pour transférer les motifs EUV dans le substrat.

Figure 2 : Une résine EUV auparavant incompatible avec un durcisseur silicium inorganique est maintenant patternée avec succès après personnalisation de surface.

Couches d'adhésion par brosses polymères

Indira Seshadri montre qu'une fine brosse polymère peut servir de promoteur d'adhésion entre les caractéristiques imprimées EUV et le substrat. Cette approche préserve la fidélité du design pendant l'attaque, assurant un haut rendement aux plus petites tailles de caractéristiques.

Réduction de la densité de défauts dans les films composites EUV

Luciana Meli présente un flux de travail d'inspection de défauts systématique qui identifie les améliorations de matériaux et processus nécessaires pour la faible déféctivité requise à 7 nm et au-delà.

Patterning à exposition unique pour caractéristiques sous-30 nm

Anuja De Silva démontre le patterning EUV à exposition unique de circuits de câblage à 30 nm et moins — des dimensions qui poussent au-delà du nœud 7 nm. La Figure 3 illustre le saut des premières capacités 7 nm vers la prochaine génération, soulignant à la fois les progrès et les défis restants.

Figure 3 : Innovations en imagerie intégrée et matériaux permettent à IBM de produire les tailles de caractéristiques requises au-delà du nœud 7 nm.

Une puce 7 nm embarque 20 milliards de transistors sur une surface de la taille d'un ongle, permettant une performance sans précédent en analyse de données, calcul cognitif et prochaine vague d'applications mobiles. La recherche présentée au SPIE propulse l'industrie vers des processus EUV à exposition unique robustes et pave la voie pour une mise à l'échelle continue et des gains de performance.

Présentations IBM supplémentaires au SPIE 2017

• Design intent optimization at the beyond 7 nm node: The intersection of DTCO and EUVL stochastic mitigation techniques – Michael Crouse, Nicole Saulnier, Derren Dunn
• Investigation of alternate mask stacks in EUV lithography – Martin Burkhardt
• Decomposition of the TCC using non‑coherent kernels for faster calculation of lithographic images – Alan Rosenbluth
• Development of Ti‑containing hardmasks through PEALD deposition – Anuja De Silva
• DSA patterning options for logics and memory applications – Charlie Liu
• Electrical study of DSA shrink process and CD rectification effect at sub‑60 nm using EUV test vehicle – Cheng Chi
• Reaching for the True Overlay in Advanced Nodes – Chiew‑Seng Koay
• Topcoat‑free Strategies for Orientation Control of All‑organic High‑χ Block Copolymers – Dan Sanders
• Identification and reliability sensitivity analysis of a correlated ground rule system (design arc) – Eric Eastman
• Advanced fast 3D DSA model development and calibration for design technology co‑optimization – Kafai Lai
• Unexpected Impacts of RIE Gases onto Lithographic Films – Martin Glodde
• Electrical Test Prediction using Hybrid Metrology and Machine Learning – Mary Breton
• Reducing LER in Si and SiN Through RIE Optimization for Photonic Waveguide Applications – Nathan Marchack
• Directed Self‑Assembly Patterning Strategies for Phase Change Memory Applications – R. Bruce
• Materials characterization for process integration of multi‑channel gate all‑around (GAA) devices – Raja Muthinti
• Comprehensive analysis of line‑edge and line‑width roughness for EUV lithography – Ravi Bonam