Sommet RISC-V 2020 : Sessions clés et points forts

Le troisième sommet annuel RISC-V se tiendra en ligne du 8 au 10 décembre 2020. L'agenda s'étend sur trois jours de conférences couvrant l'architecture, le matériel, les logiciels, les outils, la vérification, la sécurité et des études de cas réels de l'écosystème mondial RISC-V.

Des leaders technologiques et des groupes de recherche présenteront des mises à jour de produits, des projets et des implémentations, mettant en lumière la façon dont l'architecture d'ensemble d'instructions (ISA) RISC-V propulse la prochaine génération de matériel, de logiciels et de propriété intellectuelle (IP).

L'événement propose une salle d'exposition en ligne, des opportunités de réseautage et une liste complète d'intervenants — y compris des dirigeants d'Andes Technology, Alibaba, CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, Red Hat, Seagate, SiFive, Western Digital, et bien d'autres.

En tant que partenaire média, embedded.com animera une discussion au coin du feu le 9 décembre avec David Patterson, le pionnier qui a inventé le terme « RISC » en 1980 et co-auteur du manuel fondateur « Computer Architecture: A Quantitative Approach ».

L'agenda complet est disponible en ligne ; visitez le site du sommet pour plus de détails.

Jour 1 – Mardi 8 décembre 2020

Construire un écosystème d'apprentissage automatique ouvert pour l'edge avec RISC-V, Zephyr, TensorFlow Lite Micro et Renode

Table ronde d'ouverture avec Tim Ansell (Google), Kate Stewart (Zephyr Project), Brian Faith (QuickLogic) et Michael Gielda (Antmicro) discutant de la convergence de RISC-V, Zephyr RTOS, TensorFlow Lite Micro et Renode pour créer un environnement de développement ML neutre, traçable et sans dépendance fournisseur pour les appareils edge.

Tirer parti de l'écosystème RISC-V pour livrer une puce commerciale en moins de 10 millions $

Dean Halle, PDG d'Intensivate, explique le parcours vers un CPU cluster commercial en 12 nm produit pour moins de 10 millions de dollars, mettant en lumière le rôle du RTL Rocket-Chip, de l'émulation FPGA FireSim et du langage matériel Chisel.

Jour 2 – Mercredi 9 décembre 2020

RISC-V dans les petites cellules 5G New Radio

Gajinder Panesar (Mentor, Siemens) et Peter Claydon (Picocom) présentent un SoC hétérogène qui alimente les petites cellules 5G NG avec des clusters RISC-V et des DSP dédiés, détaillant la surveillance en temps réel et l'analytique embarquée garantissant une conformité stricte aux délais.

Firmware IoT sécurisé pour RISC-V

Cesare Garlati (Hex Five Security) et Sandro Pinto (Universidade do Minho) présentent une pile IoT sécurisée, ouverte et gratuite pour RISC-V, couvrant FPGA SoC, TEE multi-zone, RTOS critique pour la sécurité, TCP/IP, cryptographie TLS-ECC et MQTT pour les mises à jour OTA.

Jour 3 – Jeudi 10 décembre 2020

Logiciel embarqué réinventé : Processeurs de threads utilisant RISC-V

Russell Klein (Mentor Graphics) et Colin Walls (Mentor, Siemens) démontrent comment l'affectation de tâches à des cœurs RISC-V dédiés simplifie l'ordonnancement temps réel, avec des métriques PPA ASIC 14 nm illustrant les compromis puissance, performance et surface.

Guide de l'extension cryptographie RISC-V

Ben Marshall (Université de Bristol) et Barry Spinney (Nvidia) parcourent l'extension cryptographie, couvrant les jeux d'instructions, les coûts d'implémentation et les gains de performance logicielle selon les classes de cœurs.

CORE-V-VERIF : Une plateforme de vérification de grade industriel pour les cœurs RISC-V

Présentée par Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) et Mike Thompson (OpenHW Group), cette session détaille le rôle de CORE-V-VERIF dans la vérification des cœurs CV32E40P, CV32A6 et CV64A6, et propose un démarrage rapide pour les futurs projets.

Inscrivez-vous dès maintenant pour le Sommet RISC-V virtuel 2020 (8-10 décembre) et participez aux keynotes, présentations techniques, tutoriels et plus encore. Visitez le site du sommet et inscrivez-vous ici.