Sommet RISC-V :points saillants de l'ordre du jour

Le troisième sommet annuel RISC-V aura lieu le mois prochain, du 8 au 10 décembre 2020, et comme la majorité des événements de cette année, sera entièrement en ligne. Le programme comprend trois jours de conférences sur les architectures, le matériel, les logiciels, les outils, la vérification et la sécurité, ainsi que des études de cas de la communauté mondiale RISC-V.

Les entreprises technologiques et les instituts de recherche partageront des mises à jour de produits, des projets et des implémentations notables, et discuteront du rôle de l'architecture du jeu d'instructions RISC-V (ISA) dans la conduite de la prochaine génération de matériel, de logiciels et de propriété intellectuelle (IP). L'événement comprendra également une salle d'exposition en ligne et des opportunités de réseautage. Les intervenants comprennent des dirigeants d'Andes Technology, d'Alibaba, de CHIPS Alliance, de Google, d'IBM, de NXP Semiconductors, de OneSpin Solutions, de RedHat, de Seagate, de SiFive, de Western Digital et d'autres.

En tant que partenaire média, Embedded.com participera également et nous aurons également une conversation au coin du feu qui comprend David Patterson, qui a inventé le terme ordinateur à jeu d'instructions réduit (RISC) en 1980, et qui, avec John Hennessy dans 1990 a publié le manuel "Computer Architecture:A Quantitative Approach", qui a été un livre fondamental pour de nombreux ingénieurs en microprocesseurs depuis.

L'agenda complet est en ligne (consultez le site Web ici), mais voici quelques points saillants.

Jour 1, mardi 8 décembre 2020

Créer un écosystème d'apprentissage automatique Open Edge avec RISC-V, Zephyr, TensorFlow Lite Micro et Renode :En se rapprochant de la périphérie, l'apprentissage automatique modifie profondément le paysage de l'IoT. Pour pouvoir tirer pleinement parti des opportunités découlant de cette tendance, un écosystème ouvert d'outils, de cadres et de plates-formes modernes est nécessaire qui, ensemble, constitueront un environnement transparent permettant aux développeurs de créer des applications de ML avancées sur RISC-V. Le panel principal mettra en vedette Tim Ansell (Google), Kate Stewart (Zephyr Project), Brian Faith (QuickLogic) et Michael Gielda (Antmicro) dans une discussion sur la façon dont les forces de RISC-V, Zephyr RTOS, TensorFlow Lite et Renode peuvent être combinés pour fournir un développement ML collaboratif, piloté par logiciel et traçable pour la périphérie. Les participants discuteront de la façon dont l'approche indépendante du fournisseur de RISC-V résonne avec les principes fondamentaux du Zephyr RTOS et du cadre de simulation Renode, et comment TensorFlow Lite Micro peut tirer parti de l'ISA ouvert et de ses outils pour innover dans le domaine du ML également sur le niveau matériel, par exemple en utilisant des FPGA ou des extensions personnalisées.

Tirer parti de l'écosystème RISC-V pour mettre une puce entre les mains du client en moins de 10 M$ :Cette conférence présentera le parcours d'Intensivate dans le développement du premier processeur de cluster commercial, en mettant l'accent sur la façon dont l'écosystème RISC-V permet de livrer une puce commercialement viable, dans un nœud de processus de 12 nm, entre les mains des clients à moins de 10 millions de dollars. Dean Halle, PDG d'Intensivate, décrira les façons dont le coût de livraison d'une telle puce a été réduit, y compris le rôle joué par l'écosystème logiciel RISC-V, le rôle du Rocket-Chip RTL disponible auprès de Chip Yard, le rôle du système d'émulation FireSim FPGA et le rôle du langage matériel Chisel.

Jour 2, mercredi 9 décembre 2020

RISC-V dans les nouvelles stations de base radio 5G pour petites cellules :Les communications cellulaires modernes utilisent l'interface aérienne à accès multiple par répartition orthogonale de la fréquence (OFDMA), dans laquelle les données sont transmises sous forme de symboles regroupés en créneaux. En 5G, ces emplacements peuvent aller de 0,25 à 0,125 ms. L'ordonnancement du trafic véhiculé dans ces slots est effectué par la couche MAC. Il planifie le trafic vers le réseau (liaison montante) ainsi que du réseau vers l'utilisateur (liaison descendante). Des stations de base 5G efficaces sont conçues et déployées pour gérer non seulement de très nombreux utilisateurs prenant en charge de nombreuses cellules 5G, mais prennent même en charge plusieurs opérateurs mobiles distincts. Chaque opérateur peut exiger son propre logiciel. La couche physique (PHY) doit traiter les données (à la fois de contrôle et d'utilisateur) qui lui sont transmises par le MAC pour remplir les créneaux et les symboles pour la transmission et la réception. Si le PHY ne parvient pas à respecter les contraintes de synchronisation strictes, des tranches entières de données seront perdues, nécessitant des mécanismes de récupération. Dans cette conférence, Gajinder Panesar (Mentor, A Siemens Business) et Peter Claydon (Picocom) présentent un SoC hétérogène qui implémente une petite station de base 5G NG à l'aide de clusters de RISC-V et de DSP dédiés. L'exposé montrera également comment les contraintes de temps strictes sont surveillées en permanence de manière non intrusive et comment l'analyse intégrée fournit des informations utiles sur le comportement de la station de base.

Firmware IoT sécurisé pour RISC-V :Au fil du temps, les fournisseurs de plates-formes établis ont développé des environnements d'exécution fiables (TEE) légers et des piles logicielles intégrées relatives optimisées pour leurs processeurs plus petits. Cependant, aucun de ceux-ci n'est disponible pour les développeurs RISC-V qui sont laissés seuls pour savoir comment protéger le code de confiance des bibliothèques logicielles tierces non vérifiées et comment combiner en toute sécurité ces composants dans l'image de micrologiciel unique alimentant leurs applications commerciales. Dans cette présentation, Cesare Garlati (Hex Five Security) et Sandro Pinto (Universidade do Minho) présenteront une pile IoT sécurisée gratuite et ouverte pour RISC-V, couvrant tous les composants matériels et logiciels nécessaires pour créer un appareil de pointe. , micrologiciel et service de gestion du cloud. Ceux-ci incluent le FPGA SoC RISC-V 32 bits, l'environnement d'exécution sécurisé multizone, le RTOS critique pour la sécurité, la connectivité TCP/IP, la cryptographie TLS ECC et le client et courtier MQTT fournissant la télémétrie et le déploiement d'applications OTA et les mises à jour du micrologiciel.

Jour 3, jeudi 10 décembre 2020

Logiciel embarqué repensé :processeurs de threads implémentés à l'aide de RISC-V :À mesure que la complexité du système augmente, il devient plus difficile de configurer un RTOS pour répondre à tous les scénarios d'exploitation possibles. Les développeurs doivent s'assurer que les inversions de priorité, les blocages, les conflits de ressources, les conditions de concurrence et d'autres problèmes liés au temps ne peuvent pas se produire, quelles que soient les conditions de fonctionnement du système. Malgré une analyse détaillée et une vérification rigoureuse, de nombreuses équipes de conception sélectionneront un processeur plus grand et plus puissant que ce qui est vraiment nécessaire pour fournir une marge de sécurité contre les circonstances imprévues. Une alternative consiste à affecter chaque tâche à son propre cœur de processeur. Cela simplifie considérablement de nombreux problèmes de planification et de temps réel liés à la gestion d'un ensemble de tâches. Avec la configurabilité et l'efficacité des cœurs RISC-V, il est à la fois possible et pratique de sélectionner et de configurer un cœur pour une tâche spécifique, d'exécuter uniquement cette tâche sur le cœur et de l'éteindre lorsque la tâche n'est pas active. Russell Klein (Mentor Graphics) et Colin Walls (Mentor, A Siemens Business) illustrent ce concept à l'aide d'un exemple de conception comportant à la fois des tâches de complexité de calcul élevée et faible, avec et sans contraintes strictes en temps réel. Pour résoudre le problème de l'aspect pratique, des métriques de puissance, de performance et de surface (PPA) pour le système exemplaire mis en œuvre dans une bibliothèque ASIC 14 nm sont fournies.

Guide de l'extension de chiffrement RISC-V :Ben Marshall (Université de Bristol) et Barry Spinney (Nvidia), font une visite guidée de l'extension de cryptographie RISC-V, expliquant comment elle s'adresse à chaque classe de cœur :des serveurs profondément intégrés aux grands serveurs. Ils expliqueront les nouvelles instructions et comment elles doivent être utilisées, ainsi que les coûts de mise en œuvre attendus et les améliorations des performances du logiciel.

CORE-V-VERIF, une plate-forme de vérification de qualité industrielle pour les cœurs RISC-V :CORE-V-VERIF fournit à la communauté RISC-V une plate-forme de vérification fonctionnelle éprouvée et de qualité industrielle. La plate-forme a été utilisée pour exécuter un cycle de vérification complet du cœur CV32E40P et est actuellement utilisée pour exécuter la vérification des cœurs CV32A6 et CV64A6. CORE-V-VERIF exploite les composants de vérification développés par la communauté RISC-V et sera continuellement maintenu et amélioré pour intégrer les dernières meilleures pratiques et technologies pour la vérification des futurs cœurs CORE-V. Cette session animée par Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) et Mike Thompson (OpenHW Group) comprend une analyse approfondie de la plate-forme CORE-V-VERIF et une formation de démarrage rapide pour déployer la plate-forme dans Projets de vérification RISC-V. Silicon Labs, qui intègre des cœurs CORE-V dans des puces IoT, explique pourquoi la vérification est cruciale pour faire passer le matériel open source à l'étape suivante.

Pour vous inscrire au Sommet virtuel RISC-V 2020, du 8 au 10 décembre, et participer au programme de trois jours regorgeant d'allocutions, de présentations techniques, de conférences techniques, de didacticiels et plus encore axés sur l'avenir de RISC-V et l'industrie plus large des semi-conducteurs, consultez le site Web et inscrivez-vous ici.