LVTSCR résistant au latch-up avec PMOSFET intégré pour une protection ESD améliorée en CMOS 28 nm

Résumé

Le redresseur commandé au silicium à déclenchement basse tension (LVTSCR) devrait fournir une protection contre les décharges électrostatiques (ESD) pour un circuit intégré à basse tension. Cependant, il est normalement vulnérable à l'effet de latch-up en raison de sa tension de maintien extrêmement faible. Dans cet article, un nouveau LVTSCR intégré avec un MOSFET de type p supplémentaire appelé EP-LVTSCR a été proposé et vérifié dans une technologie CMOS 28 nm. Le dispositif proposé possède une tension de déclenchement plus faible d'environ 6,2 V et une tension de maintien significativement plus élevée d'environ 5,5 V avec seulement 23 % de dégradation du courant de défaillance sous le test d'impulsion de ligne de transmission. Il est également montré que l'EP-LVTSCR fonctionne avec une résistance de mise en marche plus faible d'environ 1,8 Ω ainsi qu'un courant de fuite fiable d'environ 1,8 nA mesuré à 3,63 V, le rendant approprié pour les protections ESD dans les procédés CMOS 2,5 V/3,3 V. De plus, le mécanisme de déclenchement et les caractéristiques de conduction du dispositif proposé ont été explorés et démontrés par simulation TCAD.

Contexte

Avec la miniaturisation continue de la taille des caractéristiques des dispositifs semi-conducteurs, les dommages induits par les décharges électrostatiques (ESD) dans les circuits intégrés (CI) sont devenus un problème plus sérieux. De plus, le coût de fabrication du dispositif de protection ESD a fortement augmenté en raison de la technologie de procédé avancée [1]. Par conséquent, les conceptions de dispositifs de protection ESD à haute efficacité de surface et robustes sont de grande valeur.

Un dispositif redresseur commandé au silicium (SCR) a été vérifié pour supporter un courant ESD élevé avec une petite dimension de dispositif en raison de l'effet de rétroaction positive forte dans ses transistors bipolaires à jonction parasites [2]. Mais le SCR a généralement une tension de déclenchement (Vt1) élevée qui dépasse la tension de claquage de l'oxyde de grille de l'étage d'entrée dans la technologie CMOS à l'échelle nanométrique. Pour réduire le Vt1 du SCR, le SCR latéral modifié (MLSCR) a été rapporté pour la protection ESD d'entrée en insérant des régions n+ ou p+ fortement dopées à travers la frontière du n-well et p-well [3, 4]. Mais la tension de déclenchement du MLSCR est encore supérieure aux tensions de claquage des transistors de sortie dans le tampon de sortie CMOS. Par conséquent, il ne peut pas fournir une protection ESD de sortie efficace seul.

Pour protéger efficacement le tampon de sortie CMOS, un SCR à déclenchement basse tension (LVTSCR) a été proposé en insérant un dispositif NMOS (PMOS) à canal court dans le SCR traditionnel pour réaliser une tension de déclenchement beaucoup plus faible [5-7], qui est équivalente à la tension de déclenchement snapback du NMOS (PMOS) inséré. Cependant, comme les dispositifs SCR traditionnels et MLSCR, le LVTSCR souffre également des risques de latch-up en raison de sa tension de maintien (Vh) extrêmement faible d'environ 2 V [8]. Un tel effet de latch-up entraînera un dysfonctionnement pendant le fonctionnement normal et un courant élevé incessant pour détruire le CI [9].

Il existe plusieurs méthodes possibles pour améliorer le Vh du LVTSCR [10-15]. La solution la plus courante consiste à élargir la région de base des transistors bipolaires à jonction (TJB) parasites du SCR pour diminuer l'efficacité d'injection de leurs jonctions émetteur-base [10]. L'adoption de cette solution augmentera non seulement la surface de disposition du dispositif, mais la résistance de mise en marche (Ron) devrait aussi augmenter, ce qui entraînera une dégradation drastique de son courant de défaillance (It2). Ensuite, une méthode optimisée a été proposée en insérant une région n-well flottante dans le LVTSCR avec moins de sacrifice sur It2 [11], mais elle fonctionne aussi avec un grand Ron entraînant une tension de conduction exorbitante qui dépasse la tension de claquage de l'oxyde de grille contre un petit courant, réduisant ainsi son courant de protection ESD efficace. La méthode consistant à ajouter des couches N-LDD/P-HALO supplémentaires dans le LVTSCR peut également élever le Vh [12], tandis que de tels dispositifs ne sont compatibles que pour le procédé spécifique et ne peuvent pas être largement utilisés dans les procédés CMOS ordinaires. De plus, un LVTSCR déclenché par NMOS grille-masse (GGSCR) a été rapporté dans [13], qui augmente le Vh en menant le drain du NMOS intégré à l'anode, mais cela pourrait causer l'endommagement du NMOS intégré avant la conduction du SCR à un faible courant. Récemment, les structures LVTSCR composées réalisant un faible Vt1 ainsi qu'un Vh élevé ont été démontrées dans [14, 15]. Ces structures composées sont conçues avec une complexité élevée et des exigences de surface, limitant ainsi leur application dans la technologie CMOS avancée en tenant compte des coûts de conception. Par conséquent, un dispositif de protection ESD robuste, efficace en surface et immunisé contre le latch-up est hautement souhaitable dans la protection ESD de procédé avancé.

Dans cet article, une nouvelle structure LVTSCR avec un transistor PMOS intégré (EP-LVTSCR) est proposée pour les applications à tension d'alimentation 2,5 V/3,3 V. Le dispositif proposé a été fabriqué dans un procédé CMOS 28 nm, et sa caractéristique électrique est vérifiée par la mesure d'impulsion de ligne de transmission (TLP). Les mécanismes physiques du dispositif proposé sont explorés par des simulations de conception assistée par ordinateur technologique (TCAD). En résultat, la structure proposée possède une tension de maintien plus élevée, une tension de déclenchement plus faible avec un Ron plus faible, et juste une légère diminution de It2 sans aucune étape de procédé supplémentaire.

Méthodes

Le LVTSCR conventionnel et l'EP-LVTSCR proposé ont été étudiés dans cet article. Les vues en coupe schématiques du LVTSCR conventionnel et de l'EP-LVTSCR sont montrées aux Fig. 1a, b, respectivement, tandis que leurs circuits équivalents sont représentés dans les structures avec les transistors parasites et les résistances de well. Dans les deux dispositifs, des couches de blocage de silicide (SAB) sont placées sur le dessus de la région ND partielle, ce qui induira des résistances de lestage en empêchant la formation des couches de silicide [16, 17]. Dans le LVTSCR conventionnel, un transistor NMOS est inséré dans PWELL avec son drain (ND) placé à travers NWELL et PWELL, tandis que sa source et sa grille sont connectées à la masse (GND) ensemble, ce qui peut être vu à la Fig. 1a. Pendant le stress ESD, le TJB latéral parasite de type p-n-p (Q1) et les TJB latéraux parasites de type n-p-n (Q2 et Q3) seront progressivement activés. Dans une telle condition, les transistors Q1 et Q2 sont couplés pour constituer le chemin de conduction SCR qui prédominera la décharge de courant, où le chemin de conduction SCR est indiqué par la ligne pointillée.

Comparé au LVTSCR conventionnel, l'EP-LVTSCR a un transistor PMOS supplémentaire (T1) intégré dans le NWELL avec sa grille et son drain connectés à ND avec un métal, ce qui est montré à la Fig. 1b. Lorsqu'une impulsion ESD est appliquée à l'anode de l'EP-LVTSCR, la diode N+/NWELL/N+/PWELL/P+ polarisée en inverse conduira d'abord si la tension de zapping est supérieure à la tension de claquage N+/PWELL. Ensuite, les trous/électrons générés par l'effet de multiplication d'avalanche s'écouleront vers la cathode/anode, augmentant ainsi la densité de courant dans NWELL/PWELL, et élèveront davantage la chute de potentiel à travers NWELL/PWELL. Une fois que la chute de tension totale sur RNW1 et RNW2, qui est équivalente à la chute de tension entre la source et la grille (-Vgs) de T1, surpasse sa tension de seuil (Vth) d'environ 0,9 V, T1 sera activé. Par la suite, les transistors parasites latéraux n-p-n Q2 et Q3 seront déclenchés en s'appuyant sur la conduction de leurs jonctions émetteur-base. On remarque que la conduction de T1 abaissera le Ron à travers NWELL, et ainsi Q2 et Q3 pourront être déclenchés à des tensions plus basses. À mesure que le courant continue d'augmenter, la chute de tension sur RNW1 monte à environ 0,7 V et active Q1 et le transistor parasite latéral p-n-p du PMOS (Q4). Finalement, le chemin SCR s'active contre le chemin de branche conduisant.

Plusieurs rapports ont démontré que la tension de maintien du SCR est principalement déterminée par la différence de potentiel à travers la région de déplétion NWELL/PWELL Vdep [18-20], qui est inversement proportionnelle aux porteurs minoritaires (électrons/trous) injectés dans la région de déplétion. Alors que le chemin de branche de l'EP-LVTSCR peut extraire les trous/électrons injectés dans la région de déplétion depuis le chemin SCR, augmentant ainsi le Vh de l'EP-LVTSCR.

Pour démontrer davantage le mécanisme physique de l'EP-LVTSCR, une simulation TCAD a été réalisée, où les modèles physiques tels que la mobilité, la recombinaison, la thermodynamique et la densité intrinsèque effective étaient intégrés et les méthodes mathématiques comme l'extrapolation, RelErrcontrol et le calcul de courant continu étaient utilisées. Le modèle de courant ESD par impulsions de 1,2 A avec un temps de montée de 10 ns a été appliqué aux anodes de l'EP-LVTSCR et du LVTSCR conventionnel, respectivement, où le substrat des dispositifs était considéré comme le seul puits de chaleur et la température ambiante était fixée à 300 K.

Les résultats simulés des distributions de densité de courant total de l'EP-LVTSCR à 500 ps et 5 ns sont montrés aux Fig. 2a, b, respectivement. À 500 ps, la distribution de densité de courant se concentre sur T1 et les transistors Q2, ce qui indique que la série T1/Q2 s'est activée comme un chemin de déclenchement montré à la Fig. 2a. Lorsque le temps monte à 5 ns, tant le chemin SCR que le chemin de branche ont conduit comme on peut l'observer à la Fig. 2b. À ce moment, une partie des trous/électrons générés par P+/N+ sont extraits de NWELL/PWELL pour s'écouler à travers le chemin de branche, qui sont illustrés par les densités de courant horizontales des trous et électrons de la structure proposée montrées aux Fig. 2c, d. De plus, les distributions de potentiel électrostatique du LVTSCR conventionnel et de l'EP-LVTSCR à 5 ns sont comparées aux Fig. 3a, b. Évidemment, le pic de potentiel à l'intérieur de l'EP-LVTSCR est plus élevé. Ces résultats de simulation fournissent une preuve directe pour l'hypothèse ci-dessus de la tension de maintien plus élevée de l'EP-LVTSCR résultant du chemin de branche indiqué à la Fig. 1b.

Résultats et discussion

Le LVTSCR conventionnel et l'EP-LVTSCR sont implémentés dans un procédé CMOS logique 28 nm 2,5 V/3,3 V avec la même largeur de 40 μm, et leurs topologies de disposition sont montrées aux Fig. 4a, b, respectivement. Pour éviter les effets parasites associés au substrat, des anneaux de garde de type P (PGR) sont employés dans les deux structures, et chaque PGR est connecté à GND [21]. L'axe central de ND est aligné avec la jonction NWELL/PWELL, et le paramètre D1 est utilisé pour décrire la moitié de la longueur de ND, tandis que D2 est la longueur de la région SAB.

Les caractéristiques ESD du LVTSCR conventionnel et de l'EP-LVTSCR ont été mesurées en utilisant un testeur TLP Hanwa TED-T5000 avec un temps de montée de 10 ns et une largeur d'impulsion de 100 ns, et les courants de fuite ont été mesurés sous 3,63 V (1,1 * VDD) de biais de tension continue après chaque stress TLP. Les caractéristiques I-V TLP mesurées et de fuite de l'EP-LVTSCR et du LVTSCR sont montrées à la Fig. 5. Apparemment, l'EP-LVTSCR possède un Vh plus élevé de 5,49 V comparé au LVTSCR conventionnel de 2,18 V. Bien que l'EP-LVTSCR ait une amélioration significative sur la tension de maintien, son It2 a diminué seulement d'environ 0,29 A, ce qui bénéficie de l'assistance du chemin de courant de branche. De plus, l'EP-LVTSCR effectue aussi une diminution de Vt1 de 6,49 à 6,18 V. Pour une broche IO 2,5 V ou 3,3 V dans les procédés CMOS 28 nm, la fenêtre de conception ESD variait de 3,63 à 9,4 V avec une considération de marge de sécurité de 10 %. Par conséquent, l'EP-LVTSCR proposé peut être utilisé comme une solution de protection ESD valide pour les ports IO 2,5 V/3,3 V en surmontant le problème de latch-up dans une structure de type LVTSCR traditionnelle.

Dans cet article, les caractéristiques électriques de la protection ESD proposée ont été optimisées en modifiant les variables de conception D1 et D2. La figure 6 illustre les résultats de mesure TLP des EP-LVTSCR avec deux D1 différents. On remarque que les courbes I-V des EP-LVTSCR montrent deux régions de snapback en raison des effets multi-déclencheurs pendant la mise en marche des dispositifs. La première région de snapback I suggère la conduction du chemin de déclenchement indiqué à la Fig. 2a, tandis que le second snapback de la région II est induit par la mise en marche du chemin SCR. Lorsque D1 diminue de 1,25 à 0,5 μm, It2 diminue d'environ 0,1 A et le courant de maintien dans le second snapback augmente d'environ 0,17 A. Cela est dû au fait que les résistances de well RNW2 et RPW2 (Fig. 1) diminuent avec la diminution de D1, nécessitant donc plus de courant pour déclencher et soutenir la conduction du SCR.

La figure 7 montre les résultats I-V TLP de l'EP-LVTSCR avec trois D2 différents. Lorsque D2 augmente de 0,75 à 2,25 μm, la résistance de lestage de ND augmente progressivement, résultant en une augmentation de la résistance du chemin de branche, et une augmentation supplémentaire de Ron, ce qui peut être observé par les variations de pente des courbes caractéristiques IV à la Fig. 7. En résultat, le Vh s'élève de 5,5 à 5,8 V avec l'augmentation de D2 et sans changements significatifs dans It2.

Conclusions

Un dispositif ESD amélioré appelé EP-LVTSCR a été conçu et fabriqué dans une technologie CMOS 28 nm. Les mécanismes des dispositifs proposés ont également été démontrés avec des simulations TCAD. Comparé au LVTSCR conventionnel, l'EP-LVTSCR proposé possède une tension de déclenchement plus faible de 6,2 V et une tension de maintien significativement plus élevée de 5,5 V en raison de son mécanisme de déclenchement amélioré et de l'effet de conduction de branche. Avec une telle augmentation plus élevée de Vh, le courant de défaillance de l'EP-LVTSCR n'a diminué que d'environ 20 %. De plus, la structure proposée fonctionne avec une résistance de mise en marche plus faible ainsi qu'un courant de fuite fiable d'environ 2 nA à 3,63 V, donc elle est hautement applicable pour protéger les broches I/O 2,5 V/3,3 V. De plus, les EP-LVTSCR devraient également fournir une protection ESD sur les circuits d'alimentation 5 V avec le bénéfice de leurs caractéristiques de tension de maintien ajustables.

Disponibilité des données et matériaux

Toutes les données générées ou analysées au cours de cette étude sont incluses dans cet article publié.

Abréviations

ESD :

Décharge électrostatique

SCR :

Redresseur commandé au silicium

MLSCR :

SCR latéral modifié

LVTSCR :

SCR à déclenchement basse tension

CMOS :

Semi-conducteur métal-oxyde complémentaire

CI :

Circuits intégrés

Vt1 :

Tension de déclenchement

Vh :

Tension de maintien

TJB :

Transistors bipolaires à jonction

Ron :

Résistance de mise en marche

It2 :

Courant de défaillance

TLP :

Impulsion de ligne de transmission

TCAD :

Conception assistée par ordinateur technologique

SAB :

Blocage de silicide

Vth :

Tension de seuil

CC :

Courant continu