nv-SRAM 4T2R entièrement compatible CMOS utilisant STI-RRAM avec auto-inhibition de charge — puissance statique nulle et haute vitesse

Résumé

Nous présentons un nouveau nv-SRAM (SRAM non-volatile) 4-transistor/2-résistance (4T2R) qui intègre des RRAM (mémoire résistive à accès aléatoire) basées sur STI (isolation par tranchée peu profonde) directement dans un processus logique CMOS standard. La cellule emploie un mécanisme d'auto-inhibition de charge qui permet de stocker les données de manière non-volatile tout en maintenant les caractéristiques de lecture/écriture rapides du SRAM conventionnel. Parce que la RRAM réside dans la région STI adjacente aux nœuds flottants, le design préserve la compatibilité logique complète et n'engendre aucune couche de processus additionnelle, atteignant une puissance statique nulle pendant la rétention de données.

Contexte

Alors que le dimensionnement CMOS entre dans le régime nanométrique, les courants de fuite dans les cellules SRAM standard augmentent fortement, poussant la consommation de puissance statique à des niveaux inacceptables pour les dispositifs portables et IoT. Les chercheurs ont exploré une variété de topologies de cellules et de schémas de polarisation pour atténuer ce problème, incorporant souvent des éléments de stockage non-volatile tels que RRAM ou MRAM pour éliminer la puissance de maintien tout en préservant la vitesse. Cependant, l'intégration de ces NVM nécessite généralement des couches BEOL (back-end-of-line) additionnelles ou des étapes de processus spécialisées, ce qui ajoute de la complexité et augmente la capacité parasite qui ralentit le temps d'accès. Dans notre travail antérieur, nous avons introduit un nv-SRAM 4T à puissance statique nulle qui utilise des STI-RRAM adjacentes aux nœuds flottants. Cet article étend ce concept en présentant un nv-SRAM 4T2R entièrement compatible logique qui délivre à la fois une puissance de maintien nulle et un fonctionnement haute vitesse tout en restant entièrement implémentable dans un flux logique CMOS 40 nm.

Méthodes

Structure de cellule STI-RRAM

Le design STI-RRAM 3D (Fig. 1a) place un film d'oxyde de métal de transition (TMO) entre une source N+ et un bouchon de tungstène. En positionnant soigneusement le contact dans le STI avec un espacement défini Δd de la diffusion N+, l'épaisseur du TMO — et ainsi la résistance du dispositif — est contrôlée précisément. Les images MET (Fig. 1b) et schémas de layout (Fig. 1c) confirment que la RRAM résultante forme un état initial à haute résistance (≈10⁸ Ω). Les données expérimentales (Fig. 2a) montrent une corrélation claire entre Δd et la résistance initiale ; un Δd de 10 nm donne la tension de formation la plus basse et une distribution favorable à la fois de l'état de basse résistance (LRS) et de l'état de haute résistance (HRS) (Fig. 2b). Pendant le set/formation, le transistor de sélection limite le courant, ce qui améliore l'endurance (Fig. 4b).

La tension de gate (V_G) contrôle le courant de lecture LRS (Fig. 3), permettant un réglage précis de la résistance de charge. Les valeurs R_L,L peuvent être définies en ajustant la tension de word-line (WL) pendant la formation ; une plage WL de 0,75–1,25 V produit R_L,L entre 20 et 400 kΩ (Fig. 3). Un R_L,L plus bas augmente le courant de veille (Fig. 7) mais élargit aussi la fenêtre résistive entre états.

Les temps de set et reset sont optimisés à V_SL = 2 V et 2,8 V, respectivement (Fig. 4a). Avec un algorithme de programmation par impulsions incrémentales, la RRAM endure 10⁶ cycles avec une fenêtre de lecture stable (Fig. 4b).

Concept de SRAM non-volatile

Le nv-SRAM 4T2R (Fig. 5) intègre deux STI-RRAM comme nœuds de stockage non-volatile et résistances de charge. Elles sont positionnées entre les régions N+ Q et QB et les contacts STI, produisant un layout compact qui maintient la RRAM au même niveau que les transistors. La coupe transversale résultante (Fig. 5b) démontre une intégration transparente sans couches métalliques BEOL additionnelles.

La cellule supporte les modes volatile et non-volatile. Dans l'état équilibré, les deux résistances de charge sont égales (R_L1 = R_L2 = R_L,L), et la cellule se comporte comme un SRAM 4T conventionnel. Pour commettre les données non-volatilement, un mécanisme d'auto-inhibition réinitialise un côté RRAM basé sur la valeur du latch stocké (Fig. 6). Après reset, l'alimentation peut être coupée, atteignant une puissance de maintien nulle. La réapplication de V_DD restaure l'état du latch depuis les RRAM, et une impulsion de set globale peut rafraîchir la mémoire si nécessaire.

Pendant l'initialisation, une impulsion de formation globale (V_D = 2,8 V) met à la fois R_L1 et R_L2 au même R_L,L (20–370 kΩ) en contrôlant la tension WL. La cellule atteint alors un état équilibré prêt pour le fonctionnement SRAM conventionnel. L'écriture auto-inhibitrice (Fig. 9) utilise une impulsion de 300 ns, 2 V pour réinitialiser sélectivement une RRAM, stockant la donnée du latch non-volatilement tout en gardant l'autre RRAM dans l'état de résistance opposé.

La restauration des données volatiles après mise hors tension est réalisée en réappliquant V_DD ; les RRAM déséquilibrées alimentent automatiquement les nœuds de latch (Fig. 11). La restauration se produit en quelques nanosecondes.

Résultats et discussion

Analyse électrique

Les conditions de transition entre états opérationnels sont listées dans le Tableau 1. En variant la tension WL pendant l'initialisation, R_L,L peut être ajusté sur 20–400 kΩ. Des valeurs R_L,L plus basses augmentent le courant de veille (Fig. 7) mais élargissent aussi la fenêtre résistive, améliorant les marges de lecture/écriture dynamiques. Les mesures de marge de bruit statique (SNM) (Fig. 8a) montrent que les cellules équilibrées maintiennent le SNM sur toute la plage R_L,L, avec des marges de lecture raisonnables atteintes à des tensions WL inférieures à V_DD. Les traces de lecture/écriture dynamiques (Fig. 8b) confirment des temps d'accès sous-nanoseconde ; un R_L,L plus haut ralentit légèrement le pull-up mais reste acceptable.

L'écriture non-volatile est accomplie par une impulsion V_PP de 300 ns, 2 V. La figure 9b démontre que la réinitialisation sélective se produit proprement d'un côté de la paire RRAM, tandis que l'autre côté reste inchangé. Même avec un ratio de charge initial déséquilibré de 2 MΩ/400 kΩ, la cellule peut écrire les deux états logiques avec succès (Fig. 10c). À la mise sous tension, les nœuds de latch récupèrent automatiquement (Fig. 11). Ces résultats confirment la viabilité du mécanisme d'auto-inhibition.

Effet parasite et comparaison

Puisque les STI-RRAM résident dans la même couche de diffusion que les transistors SRAM, le design évite les empilements métalliques BEOL additionnels, résultant en une capacité parasite négligeable sur les nœuds de latch. Les simulations post-layout (Fig. 12) confirment que la capacité parasite reste faible même quand le nombre de couches métalliques augmente, en contraste avec les implémentations RRAM ou MRAM back-end-of-line. Par conséquent, le nv-SRAM 4T2R atteint des temps de lecture dynamiques plus rapides et une consommation de puissance réduite comparé aux travaux antérieurs. Le Tableau 2 résume les métriques clés, soulignant les compromis entre tension de commutation d'état et surcharge parasite.

Dégradation de la marge de bruit statique induite par variations

Les variations de processus dans la résistance RRAM et la tension de seuil du transistor (V_T) affectent le SNM. Les simulations Monte-Carlo (Fig. 14) montrent que les variations dans R_L,L et V_T rétrécissent la distribution du SNM. Le mécanisme d'auto-inhibition atténue une partie de cette sensibilité, mais un travail supplémentaire sur l'ajustement de processus est requis pour maintenir des marges robustes dans les nœuds profondément scalés.

Conclusions

Nous avons démontré un nv-SRAM 4T2R qui intègre des STI-RRAM dans un processus logique CMOS 40 nm sans masques ni étapes additionnels. La cellule offre les fonctionnalités d'auto-inhibition et d'auto-restauration, une puissance statique nulle pendant la rétention, une capacité parasite minimale, et un fonctionnement haute vitesse. Ces attributs font du nv-SRAM basé STI-RRAM une solution attractive pour la mémoire logique non-volatile haute densité, basse consommation dans les systèmes futurs.