Percées CNT dans la mise à l'échelle et l'intégration de transistors ouvrent la voie aux puces de prochaine génération

Les nanotubes de carbone (CNT) attirent le secteur des semi-conducteurs car ils offrent une conductivité électrique exceptionnelle tout en ne faisant que 1 nm d'épaisseur — bien plus fins que le silicium. Malgré cette promesse, les puces à base de CNT sont absentes des appareils grand public. Les obstacles restent l'intégration à grande échelle et la mise à l'échelle des transistors. Des articles récents que nous avons co-écrits dans Science et Nature Nanotechnology présentent des solutions prometteuses aux deux défis.

L'empreinte franchit l'échelle nanométrique

La mise à l'échelle est le premier obstacle. Les dispositifs FinFET silicium tridimensionnels approchent leur plafond de puissance et performance à une longueur de grille 7 nm. Même les derniers transistors nanosheet silicium 5 nm, bien qu'offrant densité et vitesse plus élevées, atteindront éventuellement leurs propres limites.

Un transistor est plus que sa grille. La Source, le Drain et les espaceurs s'additionnent pour une empreinte totale. Photo : transistor CNT avec empreinte 40 nm. (Figure 1B dans « Carbon nanotube transistors scaled to a 40‑nanometer footprint », publié dans Science.)

Dans notre article Science, « Carbon nanotube transistors scaled to a 40‑nanometer footprint », nous avons démontré un transistor CNT complet qui atteint la cible ITRS d'une empreinte de 40 nm — un benchmark inchangé depuis 2015. En comparaison, les dispositifs commerciaux 14 nm les plus avancés occupent environ 90 nm de surface de puce.

L'épaisseur intrinsèque de 1,2 nm des CNT permet des longueurs de grille aussi courtes que 10 nm, offrant un contrôle électrostatique supérieur et une fuite réduite. De plus, la mobilité des porteurs dans les CNT dépasse celle du silicium, boostant la vitesse globale du dispositif.

Cependant, l'intégration des CNT avec leur source et drain nécessitait une nouvelle stratégie de contact. Les anciens contacts bout-à-bout exigeaient des températures de traitement près de 850 °C, interdisant des longueurs de canal sous 60–100 nm. En remplaçant le matériau de câblage par un alliage cobalt-molybdène, nous avons réduit le budget thermique à 650 °C, permettant des espacements de canal de 10 nm.

L'auteur principal Dr Qing Cao et collègues ont confirmé que, dans cette empreinte de 40 nm, les transistors CNT atteignent ou dépassent les métriques de performance des dispositifs silicium contemporains.

Les éléments CNT s'assemblent sur un oscillateur en anneau

Montrer qu'un transistor unique hautement mis à l'échelle est réalisable — malgré un processus non idéal — a conduit notre poursuite d'une intégration CNT complète. Au cours des cinq dernières années, nous avons affiné les techniques de tri des CNT semiconducteurs, de guidage de leur auto-assemblage sur wafers, et de production de transistors à effet de champ CNT n-canaux robustes résistant à la dégradation par oxydation métallique.

Tous les éléments doivent fonctionner simultanément dans un oscillateur en anneau fonctionnel. Photo : image MEB en vue de dessus d'un oscillateur en anneau CNT 5 étages et CNTs placés dans tranchées. (Figure 1B dans « High‑speed logic integrated circuits with solution processed self‑assembled carbon nanotubes », publié dans Nature Nanotechnology.)

Dans les technologies disruptives de stade précoce, les solutions pour un problème peuvent compromettre involontairement d'autres composants de dispositif ou de circuit. Ce compromis a historiquement contraint les démonstrations nanotechnologiques — y compris les CNT — à de faibles niveaux d'intégration, soulevant des doutes sur leur viabilité pratique.

Notre article Nature Nanotechnology, « High‑speed logic integrated circuits with solution‑processed self‑assembled carbon nanotubes », démontre une percée : assembler tous les composants nécessaires dans un oscillateur en anneau CMOS pleinement fonctionnel, un benchmark largement utilisé pour les technologies logiques.

Le Dr Jianshi Tang et collaborateurs ont fusionné nos techniques établies de purification et placement — visualisées comme des CNT 'penne-pasta' isolés en solution — avec une addition cruciale : un oxyde de paroi latérale qui protège le canal n-FET tout au long de la fabrication. Cette modification a triplé le rendement, assurant que chaque élément de l'oscillateur en anneau fonctionne de manière fiable.

L'oscillateur en anneau CMOS 5 étages décrit — fonctionnant à la tension standard de 1 V — atteint une fréquence de commutation d'étage de 2,8 GHz (355 ps) malgré une densité CNT modeste (seulement six CNT visibles dans le canal). Cela marque la première démonstration nanotechnologique à dépasser le seuil 1 GHz. En extrapolant à une densité CNT excédant 100 CNT µm⁻¹ avec des dispositifs appropriément mis à l'échelle, nous projetons des délais d'étage sous-picoseconde, dépassant de loin la technologie silicium actuelle.

Comme nous l'écrivons dans l'article :

Puisque les oscillateurs en anneau CMOS reflètent directement la maturité de la technologie, c'est la preuve tant attendue que les problèmes importants de transition de ce matériau prometteur vers une vraie technologie sont résolus vigoureusement.