Pourquoi le boîtier WLCSP au niveau wafer est essentiel pour les SRAM nouvelle génération des wearables

Lors d'une récente discussion sur la technologie wearable, Ralph Osterhout, PDG de The Osterhout Design Group, a noté : « Ce qui ne marchera pas, c'est un appareil encombrant qui éloigne les gens de leur environnement. Si vous parlez de quelque chose qui vous fait ressembler à un requin-marteau avec des fils ? Alors non. Ça ne marchera pas. » (source)

Pour maintenir les empreintes de carte faibles, les microcontrôleurs passent continuellement à des nœuds de gravure plus petits tout en ajoutant des fonctionnalités plus sophistiquées. Ce changement augmente inévitablement le besoin de mémoire cache sur puce plus grande. Pourtant, chaque nouveau nœud rend l'intégration de SRAM embarquée supplémentaire plus difficile à cause de taux d'erreurs douces plus élevés, de rendements plus bas, et d'une consommation d'énergie accrue. Les clients exigent aussi des options SRAM hautement personnalisées, rendant impraticable pour les fournisseurs de MCU de stocker chaque taille de cache possible. Par conséquent, de nombreux concepteurs choisissent de placer le cache sur une puce SRAM externe.

Mais une SRAM externe apporte sa propre pénalité d'espace. Avec une disposition à six transistors, réduire le die SRAM à un nœud plus récent laisse toujours un boîtier encombrant, et les mêmes problèmes de fiabilité et de consommation qui affectent les SRAM embarquées réapparaissent.

Une solution consiste à combiner le die SRAM avec le die MCU dans un boîtier multi-puces (MCP) ou un système-en-boîtier 3D (SiP). Bien que cette approche puisse réduire la surface globale de carte, elle nécessite un investissement capital significatif et limite la flexibilité post-production. Remplacer un seul die dans un SiP nécessite une requalification de tout le boîtier, ce qui est coûteux et chronophage.

Existe-t-il un moyen de garder la SRAM externe tout en réduisant drastiquement la taille du boîtier ? La réponse réside dans la minimisation du ratio aire die/aire boîtier.

La méthode la plus avancée aujourd'hui est le boîtier chip-scale au niveau wafer (WLCSP). Le WLCSP assemble chaque die dans un boîtier immédiatement après le sciage, éliminant les fils de liaison ou interposeurs. Par conception, un boîtier chip-scale n'occupe pas plus de 20 % de surface supplémentaire que le die, et les procédés modernes peuvent ajouter seulement une fine couche de matériau de bump, gardant l'empreinte pratiquement inchangée.

Figure. Le WLCSP, développé chez Deca Technologies, préserve l'aire du die tout en permettant un boîtier haute densité. (Source : Deca Technologies/Cypress Semiconductor)

Comparé à un die nu, un CSP offre plusieurs avantages : test et manipulation plus faciles, coût d'assemblage plus bas, et conductivité thermique supérieure. De plus, quand le die est fabriqué dans un nœud de procédure plus récent, l'enveloppe CSP peut rester inchangée, permettant des mises à niveau simples sans redessiner le boîtier.

Pour les applications wearable et IoT, les gains de volume sont frappants. Une SRAM BGA 48 billes typique d'aujourd'hui mesure 8 mm × 6 mm × 1 mm (48 mm³). En boîtier WLCSP, le même die tient dans 3,7 mm × 3,8 mm × 0,5 mm, une réduction d'environ 85 % en volume. Cette réduction se traduit directement en PCB plus petits et produits finaux plus minces.

Par conséquent, la demande pour les SRAM basées sur WLCSP grandit au-delà des wearables vers les écosystèmes IoT plus larges. Les concepteurs cherchant à tirer parti de ces avantages peuvent consulter des ressources comme « Getting Started with Chip-Scale Packages » pour les bonnes pratiques.