VHDL a un générateur pseudo-aléatoire intégré, mais il ne peut générer que des nombres à virgule flottante entre 0 et 1. Heureusement, vous pouvez en dériver tout autre type de format de données aléatoire dont vous auriez besoin. Continuez à lire cet article pour savoir comment produire real ou inte

La modulation de largeur dimpulsion (PWM) est un moyen efficace de contrôler lélectronique analogique à partir de broches FPGA purement numériques. Au lieu dessayer de réguler la tension analogique, PWM active et désactive rapidement le courant dalimentation à pleine puissance de lappareil analogiqu

Jai remarqué que bon nombre des gadgets que jai achetés au cours des deux dernières années sont passés du clignotement des LED à la respiration des LED. La plupart des gadgets électroniques contiennent une LED détat dont le comportement donne des indications sur ce qui se passe à lintérieur de lappa

Comment arrêter le simulateur VHDL lorsque la simulation est terminée ? Il existe plusieurs façons de le faire. Dans cet article, nous examinerons les moyens les plus courants de mettre fin à une exécution réussie du testbench. Le code VHDL présenté ici est universel et devrait fonctionner dans nim

La plupart des simulateurs VHDL utilisent le langage de commande doutil (Tcl) comme langage de script. Lorsque vous tapez une commande dans la console du simulateur, vous utilisez Tcl. De plus, vous pouvez créer des scripts avec Tcl qui sexécutent dans le simulateur et interagissent avec votre code

Les servomoteurs radiocommandés (RC) sont de minuscules actionneurs généralement utilisés dans les modèles réduits davions, de voitures et de bateaux. Ils permettent à lopérateur de contrôler le véhicule via une liaison radio à distance. Étant donné que les modèles RC existent depuis longtemps, lint

Linstruction generate en VHDL peut automatiquement dupliquer un bloc de code vers des fermetures avec des signaux, des processus et des instances identiques. Il sagit dune boucle for pour la région darchitecture qui peut créer des processus chaînés ou des instances de module. Contrairement à une

Les chaînes de texte en VHDL sont généralement limitées à des tableaux de caractères de longueur fixe. Cela a du sens car VHDL décrit le matériel et les chaînes de longueur générique nécessitent une mémoire dynamique. Pour définir un tableau de chaînes, vous devez allouer de lespace au moment de la

Ce didacticiel couvre lutilisation de lanalyseur logique intégré (ILA) et Entrée/Sortie virtuelle (VIO) cœurs pour déboguer et surveiller votre conception VHDL dans lIDE Xilinx Vivado. Dans de nombreux cas, les concepteurs doivent effectuer une vérification sur puce. Autrement dit, accéder au compo

Lors de la conception de VHDL pour des applications FPGA critiques pour la sécurité, il ne suffit pas décrire des bancs de test au mieux. Vous devez présenter la preuve que le module fonctionne comme prévu et sans effets secondaires indésirables. Les techniques de vérification formelle peuvent vous

VUnit est lun des frameworks de vérification VHDL open source les plus populaires disponibles aujourdhui. Il combine un exécuteur de suite de tests Python avec une bibliothèque VHDL dédiée pour automatiser vos bancs de test. Pour vous donner ce tutoriel VUnit gratuit, VHDLwhiz fait appel à Ahmadm

Avez-vous déjà souhaité exécuter une simulation VHDL incluant un cœur IP Quartus via le cadre de vérification VUnit ? Cest ce que lingénieur FPGA Konstantinos Paraskevopoulos avait en tête, mais il na pas trouvé de tutoriel adapté. Heureusement, il a utilisé son talent pour comprendre comment et a

Les variables en VHDL agissent de la même manière que les variables en C. Leur valeur est valide à lemplacement exact dans le code où la variable est modifiée. Ainsi, si un signal utilise la valeur de la variable avant laffectation, elle aura lancienne valeur de variable. Si un signal utilise la val

Tous les concepteurs numériques doivent comprendre comment les mathématiques fonctionnent à lintérieur dun FPGA ou dun ASIC. La première étape consiste à comprendre comment fonctionnent les types de signaux signés et non signés. Les types signés et non signés existent dans numeric_std package, qui f

La construction Record en VHDL peut être utilisée pour simplifier votre code. Les enregistrements sont similaires aux structures en C . Les enregistrements sont le plus souvent utilisés pour définir un nouveau type VHDL. Ce nouveau type contient tout groupe de signaux souhaité par lutilisateur. Le p

Les procédures font partie dun groupe de structures appelées sous-programmes. Les procédures sont de petites sections de code qui effectuent une opération qui est réutilisée dans votre code. Cela sert à nettoyer le code et à permettre la réutilisation. Les procédures peuvent prendre des entrées et

Utilisation des fichiers de package Numeric_Std et Std_Logic_Arith Vous trouverez ci-dessous les conversions les plus courantes utilisées en VHDL. La page est divisée en deux sections. La première moitié de la page affiche les conversions à laide du fichier de package Numeric_Std. La seconde moitié

Partie 1 :Conception de VHDL ou Verilog Ce didacticiel montre la construction du code VHDL et Verilog qui fait clignoter une LED à une fréquence spécifiée. VHDL et Verilog sont affichés, et vous pouvez choisir celui que vous souhaitez apprendre en premier. Chaque fois que le code de conception est

Utilisation du processus VHDL ou de Verilog Always Blocks Ce didacticiel montre comment écrire des blocs de VHDL ou de Verilog contenus dans un Process ou un Toujours bloquer respectivement. Les processus (en VHDL) et Always Blocks (en Verilog) sont fondamentaux et doivent être bien compris. Ils se

VHDL est un acronyme horrible. Il signifie V HSIC H matériel informatique D description L langue. Un acronyme dans un acronyme, génial ! VHSIC signifie V très H haut S jai fait pipi C intégré circuit. Par conséquent, VHDL étendu est V Circuit intégré à très grande vitesse H matériel informatique D d