Le besoin d'un conditionnement à l'échelle des puces au niveau de la tranche dans les SRAM

En parlant de l'avenir de la technologie portable, Ralph Osterhout (PDG, The Osterhout Design group) a fait une observation précise et pertinente :« Ce qui ne fonctionnera pas, c'est un appareil encombrant qui éloigne les gens de leur environnement. Si vous parlez de quelque chose qui vous fait ressembler à un requin marteau avec des fils ? Alors non. Ça ne marchera pas. » ( source ) Cela indique clairement l'évolution future de l'innovation dans la technologie portable. Il est clair que pour réussir, un article électronique portable doit être petit tout en conservant ses performances.

Pour réduire l'encombrement et, par conséquent, l'espace carte global, les microcontrôleurs migrent vers des nœuds de processus plus petits à chaque génération successive. Dans le même temps, ils évoluent pour effectuer des opérations plus complexes et plus puissantes. Le besoin d'augmenter la mémoire cache devient imminent à mesure que les opérations deviennent plus complexes. Malheureusement, avec chaque nouveau nœud de processus, l'augmentation du cache intégré (SRAM intégrée) devient difficile pour plusieurs raisons, notamment un SER plus élevé, un rendement plus faible et une consommation d'énergie accrue. De plus, les clients ont également des exigences SRAM personnalisées. Pour qu'un fabricant de MCU fournisse toutes les tailles de cache possibles, il faudrait qu'il ait un portefeuille trop volumineux pour être gérable. Cela entraîne la nécessité de limiter la SRAM intégrée sur la puce du contrôleur et de la mettre en cache via une SRAM externe.

Cependant, l'utilisation d'une SRAM externe remet en question le processus même de miniaturisation, car les SRAM externes occupent un espace important sur la carte. En raison de sa structure à six transistors, réduire la taille d'une SRAM externe en la migrant vers des nœuds de processus plus petits posera les mêmes problèmes que la miniaturisation des SRAM embarquées.

Cela nous amène à la prochaine alternative à ce problème séculaire :réduire le rapport entre la taille du boîtier de la puce et la taille de la puce dans la SRAM externe. Généralement, la taille d'une puce SRAM emballée est plusieurs fois (jusqu'à 10 fois) la taille de la puce. Une façon courante de résoudre le problème consiste à ne pas utiliser du tout de puce SRAM emballée. Au lieu de cela, il est logique de prendre la matrice SRAM (1/10 ^ème la taille d'une puce SRAM) et l'emballer avec la puce MCU en utilisant des techniques d'emballage multi-puces (MCP) ou d'emballage 3D (également connues sous le nom de SiP ou System-in-Package). Cependant, cette méthode nécessite des investissements importants et n'est viable que pour les plus grands fabricants. Du point de vue de la conception, cela réduit également la flexibilité car les composants d'un SiP ne sont pas facilement remplaçables. Par exemple, s'il existe une nouvelle technologie SRAM disponible, nous ne pouvons pas remplacer facilement la matrice SRAM dans le SiP. Pour remplacer une matrice dans l'emballage, l'ensemble du SiP devrait être requalifié. La requalification nécessite un réinvestissement et du temps supplémentaire.

Existe-t-il donc un moyen d'économiser de l'espace sur la carte, tout en gardant la SRAM hors du MCU et sans entrer dans les tracas du MCP ? Pour en revenir au rapport taille puce/puce, nous voyons une marge d'amélioration significative. Pourquoi ne pas vérifier s'il peut y avoir un emballage qui puisse coller plus près de la matrice ? En d'autres termes, si vous ne pouvez pas éliminer l'emballage, réduisez plutôt le rapport de taille.

L'approche la plus avancée actuellement consiste à réduire la taille de la matrice emballée en utilisant le WLCSP (emballage à l'échelle de la puce au niveau de la tranche). WLCSP fait référence à la technologie d'assemblage d'unités individuelles dans des emballages après les avoir découpés en dés à partir d'une plaquette. Le dispositif est essentiellement une matrice avec un réseau de bosses ou de billes sans utiliser de fils de connexion ou de connexions intercalaires. Par spécification, une pièce de boîtier à puce a une surface qui est au plus 20 % plus grande que la matrice. Aujourd'hui, le processus a atteint un niveau d'innovation grâce auquel les usines de fabrication produisent des dispositifs CSP sans augmenter la surface de la matrice (en n'augmentant que légèrement l'épaisseur pour s'adapter aux bosses/billes).

Figurine. L'emballage à l'échelle de la puce au niveau de la plaquette (WLCSP) offre l'approche la plus avancée pour réduire la taille des puces emballées. Le WLCSP montré ici a été développé chez Deca Technologies et n'augmente pas la surface de la matrice le comprenant. (Source :Deca Technologies/Cypress Semiconductor)

Le CSP présente certains avantages par rapport à la matrice nue. Les dispositifs CSP sont plus faciles à tester, manipuler, assembler et reformuler. Ils ont également des caractéristiques de conduction thermique améliorées. Et lorsque les matrices se déplacent vers des nœuds de processus plus récents, la taille du CSP peut être standardisée tandis que les matrices rétrécissent. Cela garantit qu'une pièce CSP peut être remplacée par une pièce CSP de nouvelle génération sans aucune des complications associées au remplacement d'une matrice.

Il est tout à fait clair que ces économies d'espace sont importantes lorsqu'il s'agit des exigences des appareils portables et de l'électronique portable. Par exemple, un BGA à 48 billes utilisé par les mémoires dans de nombreux appareils portables a aujourd'hui les dimensions 8 mm x 6 mm x 1 mm (48 mm ³ ). Par comparaison, la même pièce dans un boîtier de type CSP a les dimensions 3,7 mm x 3,8 mm x 0,5 mm (7 mm ³ ). En d'autres termes, il est possible de réduire le volume de 85 %. Ces économies peuvent être utilisées pour réduire la surface et l'épaisseur du circuit imprimé de l'appareil portable. Pour cette raison, il existe une demande renouvelée pour les appareils basés sur WLCSP au-delà de la simple SRAM de la part des fabricants de dispositifs portables et IoT (Internet des objets). Pour plus d'informations sur la conception avec WLCSP, les concepteurs peuvent se référer à Prise en main des packages Chip Scale.