Optimisation de l'ingénierie des espaçeurs pour DRAM à transistor à effet de tunnel à double grille : amélioration de la rétention et réduction de la puissance statique

Résumé

La DRAM à transistor à effet de tunnel à double grille (DGTFET) offre un design sans condensateur et une rétention nettement longue. En utilisant le simulateur Silvaco-Atlas, nous optimisons systématiquement la pile diélectrique des espaçeurs pour supprimer la fuite de lecture-zéro et étendre la fenêtre de maintien. Les résultats de simulation révèlent qu'un espaçeur bas-k à la source et un espaçeur haut-k au drain offrent le meilleur compromis, atteignant un courant de lecture-zéro sous-picoampère (1×10⁻¹⁴ A/µm) et un temps de rétention de 10 secondes. Cette configuration réduit la consommation de puissance statique et la surcharge de rafraîchissement tout en délivrant un rapport courant lecture-un/lecture-zéro de 10⁷. L'analyse de scalabilité met en évidence le goulot d'étranglement restant et décrit les directions d'amélioration futures.

Contexte

Alors que les géométries des dispositifs se réduisent, la DRAM conventionnelle 1T-1C peine à s'adapter car le condensateur ne peut pas être réduit au-delà d'une certaine limite^[1–3]. L'industrie de la mémoire explore donc de nouveaux matériaux et architectures pour augmenter la densité^[4,5]. Une approche prometteuse est la DRAM 1T avec une structure sans condensateur, rapportée pour la première fois au début des années 1990^[6,7]. Dans cette architecture, un « 1 » logique est stocké par l'un de quatre mécanismes : ionisation par impact^[8], transistor à jonction bipolaire^[9], tunnel interbandes (BTBT)^[10], ou tunnel de grille^[11]. Le transistor à effet de tunnel (TFET) basé sur le BTBT est considéré comme une alternative potentielle au MOSFET car il offre un rapport marche/arrêt élevé et un courant d'état passant ultra-faible^[12–14]. Ces attributs sont particulièrement avantageux pour la DRAM, où une faible fuite d'état passant se traduit par un courant de lecture-zéro minimal et une puissance statique réduite. Plusieurs groupes ont étudié la DRAM basée sur TFET^[15–20], démontrant de faibles courants de lecture-zéro et de longs temps de rétention. Parmi eux, la DRAM à TFET à double grille (DGTFET) se distingue^[19,20]. Dans une DRAM DGTFET, les opérations d'écriture et de lecture reposent toutes deux sur le BTBT. Des expériences rapportent un courant de lecture-zéro aussi bas que 1 nA/µm — bien en dessous de celui de la DRAM 1T-1C traditionnelle — et un temps de rétention de 2 s, dépassant de loin l'intervalle de rafraîchissement typique de 64 ms dans les systèmes informatiques^[21]. Même à 85 °C, la rétention reste supérieure à 300 ms, indiquant une robustesse sous conditions difficiles. Le design sans condensateur améliore encore la densité d'intégration, faisant de la DRAM DGTFET un candidat convaincant pour la mémoire de prochaine génération. Malgré ces forces, les temps de rétention et courants de lecture-zéro rapportés ne sont pas encore optimaux car la géométrie DGTFET n'a pas été pleinement optimisée. Dans ce travail, nous nous concentrons sur l'ingénierie des espaçeurs — le choix du matériau diélectrique dans les trois espaçeurs (source, espace grille, et drain) — pour améliorer la performance DGTFET. Les espaçeurs sont positionnés près des jonctions de tunnel et exercent donc une forte influence sur le BTBT^[22,23]. En étudiant systématiquement l'impact des diélectriques bas-k (SiO₂) versus haut-k (HfO₂) dans chaque espaçeur, nous proposons une configuration optimisée qui réduit dramatiquement la fuite de lecture-zéro et prolonge le temps de rétention.

Structure du dispositif et méthode de simulation

Le DGTFET adopte une configuration P-I-N, comme montré dans la Fig. 1a. La source et le drain sont fortement dopés P⁺ (10²⁰/cm³) et N⁺ (10²⁰/cm³), respectivement. Le canal intrinsèque est divisé en deux sections de grille : Grille1, un polysilicium N⁺, et Grille2, un polysilicium P⁺, séparées par un espace étroit. La Grille2 P⁺ forme un puits de stockage de charge profond, tandis que la Grille1 N⁺ contrôle le tunnel pendant la lecture. Les espaçeurs de source et drain (S_Spacer et D_Spacer) et l'espacement grille (G_Spacer) sont par défaut en SiO₂. Les dimensions du dispositif sont : épaisseur de film de silicium T_si = 20 nm, longueur Grille1 L_g1 = 400 nm, longueur Grille2 L_g2 = 200 nm, longueur d'espace L_gap = 50 nm, et épaisseur d'oxyde de grille T_oxide = 3 nm (HfO₂). Les simulations ont été effectuées dans Silvaco-Atlas en utilisant un modèle BTBT non-local qui prend en compte les variations spatiales des bords de bande et la génération/récombinaison des porteurs^[24]. Les paramètres du modèle ont été calibrés contre des données expérimentales pour des TFET SOI^[25], donnant des masses effectives d'électrons et de trous de 0,22 m₀ et 0,52 m₀, respectivement. Le dopage lourd nécessite le rétrécissement de la bande interdite, les statistiques Fermi-Dirac, la récombinaison Shockley-Read-Hall, et les modèles de mobilité dépendants du dopage et de la température. La durée de vie des porteurs — critique pour la rétention — a été fixée à 100 ns, guidée par des plages littéraires de 1 µs à 10 ns^[26–28]. Les modèles de Scharfetter et Schenk ont été utilisés pour capturer les dépendances de la durée de vie au dopage et à la température.

a Schéma d'une cellule DRAM TFET à double grille (DGTFET). b Comparaison entre les caractéristiques de transfert simulées et les résultats expérimentaux pour un TFET SOI^[25].

Résultats et discussion

Mécanisme de fonctionnement

Les opérations d'écriture et de lecture dans une DRAM DGTFET sont gouvernées par le BTBT aux jonctions de drain (écriture) et de source (lecture). La figure 2 illustre les diagrammes de bandes pendant ces opérations. Lors d'une écriture-'1', un biais négatif sur Grille2 abaisse la bande du canal sous Grille2, créant une barrière mince du côté drain et permettant aux électrons de tunneler vers le drain tandis que les trous s'accumulent dans le puits de potentiel profond (~1,2 V). Inversement, un biais positif sur Grille2 lors d'une écriture-'0' expulse les trous du puits, restaurant l'état passant. La lecture-'1' (Fig. 2b) révèle une barrière de canal entre Grille1 et Grille2 mais pas au fond du canal, permettant un chemin de conduction incliné du devant de Grille1 vers l'arrière de Grille2. La lecture-'0' (Fig. 2c) montre une barrière de canal prononcée qui bloque les électrons, supprimant la fuite. L'encart de la Fig. 2d confirme que les électrons ne peuvent pas franchir cette barrière pendant la lecture-'0'. Des conditions de programmation optimales sont critiques : un biais Grille2 plus négatif améliore le BTBT saturé pendant l'écriture-'1' ; un petit biais négatif pendant le maintien maintient la population de trous ; et un biais Grille1 plus élevé pendant la lecture renforce le BTBT pour la lecture-'1' mais augmente la fuite de lecture-'0'. Le tableau 1 liste les valeurs de biais utilisées, et la Fig. 3b démontre les courants transitoires résultants avec une écriture/lecture de 50 ns et un maintien de 100 ns. Le rapport de courant I₁/I₀ ≈ 10⁴, correspondant aux rapports antérieurs^[17,19,20].

Impact des diélectriques d'espacement

Dans la DRAM DGTFET, chaque espaçeur peut être fabriqué soit en SiO₂ bas-k, soit en HfO₂ haut-k, menant à huit combinaisons diélectriques possibles. Le tableau 2 résume la lecture-1 (I₁), lecture-0 (I₀), et le rapport I₁/I₀ pour chaque configuration, ainsi que la rétention à un temps de maintien de 2 s. La notation « S » et « H » désignent SiO₂ et HfO₂, respectivement, et le code à trois lettres liste le S_Spacer, G_Spacer et D_Spacer dans cet ordre. Les données révèlent que l'espacement de source domine I₁ : l'utilisation de SiO₂ au S_Spacer augmente I₁ de deux ordres de grandeur par rapport à HfO₂. L'espacement de drain contrôle principalement I₀ : un D_Spacer en HfO₂ supprime la fuite de lecture-zéro à ~10⁻¹⁴ A/µm. Ainsi, la configuration optimale est bas-k à la source et haut-k au drain, tandis que l'espacement grille a une influence négligeable lorsque les deux autres sont fixés.

Influence de l'espacement de source

La comparaison de H/S/S et S/S/S (Fig. 4) montre que SiO₂ à la source augmente le courant de lecture-1 d'environ 100×. La figure 5 illustre que HfO₂ à la source étend la région de déplétion de surface à la jonction source, élargissant la barrière de tunnel. Par conséquent, la distance de tunnel (Fig. 6a) est plus grande pour H/S/S, et le champ électrique de frange (Fig. 6b) est plus élevé, ce qui réduit le champ de pointe et supprime le BTBT. La dépendance exponentielle du BTBT au champ électrique explique pourquoi I₁ est significativement plus élevé pour S/S/S. Par conséquent, un espaçeur de source bas-k est essentiel pour maximiser le courant de lecture-1.

Influence de l'espacement de drain

Avec S_Spacer et G_Spacer fixés à SiO₂, changer D_Spacer de SiO₂ à HfO₂ (Fig. 7) modifie dramatiquement les courants d'écriture, maintien et lecture. Un espaçeur de drain haut-k approfondit le puits de potentiel pendant l'écriture-1, améliorant l'entraînement BTBT et augmentant I₁. Pendant le maintien-0, l'espacement haut-k supprime le BTBT au drain, réduisant le courant de maintien-0 induit par la récombinaison. En lecture-0, la différence dans I₀ provient principalement de la récombinaison : un D_Spacer en SiO₂ permet à plus de trous de s'accumuler pendant le maintien-0, augmentant le taux de récombinaison et donc la fuite de lecture-0 (Fig. 9). Par conséquent, un espaçeur de drain haut-k est critique pour minimiser la fuite de lecture-zéro.

Temps de rétention

La rétention est limitée par la récombinaison des trous pendant le maintien. Le tableau 2 montre que même après 2 s, les dispositifs avec l'espacement optimal (S/S/H ou S/H/H) maintiennent I₁/I₀ > 10⁴. Nous définissons le temps de rétention (RT) comme la durée de maintien la plus longue pour laquelle I₁/I₀ reste au-dessus de 10³. La figure 10 démontre que l'espacement optimisé produit un RT de 10 s, dépassant de loin l'intervalle de rafraîchissement conventionnel de 64 ms. Comparé aux études antérieures^[17–20], la DRAM DGTFET optimisée atteint deux ordres de grandeur de courant de lecture-zéro inférieur et un RT dix fois plus long, confirmant sa pertinence pour la mémoire à faible puissance et haute densité.

Scalabilité

La scalabilité a été évaluée en réduisant L_g1, L_g2 et L_gap tout en préservant RT > 2 s. Le tableau 4 liste la performance de la configuration S/S/H à travers ces dimensions. Réduire L_g1 en dessous de 200 nm dégrade sévèrement I₁ en raison du contrôle de grille diminué sur la barrière de type n, tandis qu'un L_g2 plus court rétrécit la barrière Grille1-Grille2 et augmente I₀. L_gap a un impact minimal sur I₁ mais élève légèrement I₀ lorsqu'il est réduit en dessous de 20 nm. Par conséquent, les dimensions minimales viables sont L_g1 = 200 nm, L_g2 = 150 nm et L_gap = 20 nm, qui dépassent encore le nœud 1T-1C DRAM 20 nm/18 nm. Néanmoins, les avantages d'une architecture sans condensateur, à faible puissance et à longue rétention justifient l'empreinte plus grande. Les travaux futurs cibleront la mise à l'échelle sous-100 nm de la DRAM DGTFET.

Conclusions

Nous avons démontré que l'ingénierie des espaçeurs influence profondément la performance de la DRAM DGTFET. Un espaçeur bas-k à la source étend la région de déplétion de surface, augmentant le courant de lecture-1, tandis qu'un espaçeur haut-k au drain supprime la fuite de lecture-zéro en approfondissant le puits de potentiel et en limitant le BTBT pendant le maintien. L'optimisation de la pile diélectrique produit un courant de lecture-zéro sous-picoampère et un temps de rétention de 10 secondes, surpassant les DRAM TFET antérieures et délivrant un rapport de lecture de 10⁷. L'analyse de scalabilité indique que les dimensions minimales viables restent plus grandes que la DRAM 1T-1C de pointe, mais les avantages sans condensateur, à faible puissance et à longue rétention font de la DRAM DGTFET une voie convaincante. Les efforts futurs se concentreront sur la mise à l'échelle sous-100 nm et l'intégration dans des réseaux de mémoire haute densité.

Abréviations

DGTFET:

Transistor à effet de tunnel à double grille

DRAM:

Mémoire à accès aléatoire dynamique