Démarrer avec le développement FPGA : Construction d'un additionneur 4 bits sur Xilinx Artix‑7

Note de l'éditeur : Alors que les algorithmes avancés continuent d'évoluer, les concepteurs embarqués peinent souvent à répondre aux exigences de traitement des applications modernes. Les Field‑Programmable Gate Arrays (FPGA) fournissent la performance nécessaire, et les avancées récentes en matériel et outillage ont rendu le développement FPGA accessible à un public plus large. Cet article, le quatrième d'une série tirée de Architecting High‑Performance Embedded Systems par Jim Ledin, offre une visite pratique pas à pas de la construction d'un projet FPGA simple mais complet.

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Développement de votre premier projet FPGA

Nous allons construire un additionneur binaire 4 bits sur un FPGA Xilinx Artix‑7 logé dans une carte de développement Digilent Arty A7. Deux variantes de carte sont disponibles : le modèle 35T économique (129 $ US) et le modèle 100T plus puissant (249 $ US). La seule distinction est la variante FPGA, qui influence les ressources logiques disponibles. Le 100T est préférable pour les futurs projets exigeant plus de ressources, comme l'exemple d'oscilloscope numérique dans les chapitres suivants.

Options d'achat : Digilent Store, Amazon, et autres revendeurs.

Pour ce tutoriel, nous nous concentrerons sur le cœur FPGA, quatre interrupteurs utilisateur, quatre boutons-poussoirs, et cinq LEDs. Les étapes ci-dessous couvrent l'installation de la suite d'outils Vivado, la création d'un projet, l'écriture de code VHDL, et le chargement d'un bitstream sur la carte — à la fois en mémoire de configuration volatile et en flash embarqué pour un fonctionnement persistant.

Vue d'ensemble du projet

Le design implémente un additionneur 4 bits. Quatre interrupteurs fournissent le premier opérande 4 bits, quatre boutons-poussoirs fournissent le second. Le FPGA additionne continuellement ces opérandes et affiche la somme 4 bits sur quatre LEDs, avec une cinquième LED indiquant la retenue de sortie. Ce design simple nous permet de nous concentrer sur le flux de la chaîne d'outils plutôt que sur une logique complexe.

Installation de Vivado

Nous utiliserons Xilinx Vivado, disponible gratuitement pour Windows et Linux. Les instructions suivantes supposent Windows ; les étapes d'installation Linux sont analogues.

1. Créez un compte utilisateur Xilinx : https://www.xilinx.com/registration/create-account.html
2. Connectez-vous sur https://xilinx.com et accédez à la page de téléchargement.
3. Téléchargez l'installeur unifié Xilinx (Windows Self‑Extracting Web Installer). Pour la cohérence avec ce livre, sélectionnez la version 2020.1 ; sinon, utilisez la dernière version.
4. Exécutez l'installeur (ex. Xilinx_1_0602_1208_Win64.exe). Si Windows bloque le téléchargement, choisissez « Installer quand même ».
5. Cliquez Suivant sur l'écran d'accueil.
6. Entrez vos identifiants Xilinx et cliquez Suivant.
7. Acceptez les accords de licence et cliquez Suivant.
8. Choisissez Vitis comme produit (Vitis regroupe Vivado et des outils additionnels). Cliquez Suivant.
9. Acceptez les sélections de composants par défaut et cliquez Suivant.
10. Sélectionnez un répertoire de destination (ex. C:\Xilinx) et cliquez Suivant.
11. Vérifiez le résumé et cliquez Installer. L'installation peut prendre plusieurs minutes.

Une fois installé, lancez Vivado depuis le raccourci bureau ou le menu Démarrer.

Création du projet

1. Ouvrez Vivado et cliquez Créer un projet dans le volet Quick Start.
2. Entrez ArtyAdder comme nom de projet, choisissez un répertoire (ex. C:\Projects), et cochez Créer un sous-répertoire pour ce projet. Cliquez Suivant.
3. Sélectionnez Projet RTL et cochez Ne pas spécifier les sources pour l'instant. Cliquez Suivant.
4. Sous l'onglet Cartes, recherchez « Arty » et choisissez Arty A7-100 ou Arty A7-35 selon votre matériel. Cliquez Suivant.
5. Terminez l'assistant pour créer un projet vide.

Ajout des fichiers sources VHDL

1. Dans le volet Sources, clic droit Sources de conception → Ajouter des sources….
2. Choisissez Ajouter ou créer des sources de conception et cliquez Suivant.
3. Sélectionnez Créer un fichier, nommez-le FullAdder.vhdl, et cliquez OK.
4. Répétez pour créer Adder4.vhdl, puis cliquez Terminer.
5. Ignorez la boîte de dialogue Définir les modules ; cliquez OK et confirmez avec Oui.
6. Ouvrez FullAdder.vhdl et collez le code suivant :

library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity FULL_ADDER is port ( A : in std_logic; B : in std_logic; C_IN : in std_logic; S : out std_logic; C_OUT : out std_logic ); end entity FULL_ADDER; architecture BEHAVIORAL of FULL_ADDER is begin S <= (A XOR B) XOR C_IN; C_OUT <= (A AND B) OR ((A XOR B) AND C_IN); end architecture BEHAVIORAL;

6. Ouvrez Adder4.vhdl et remplacez son contenu par :

library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity ADDER4 is port ( A4 : in std_logic_vector(3 downto 0); B4 : in std_logic_vector(3 downto 0); SUM4 : out std_logic_vector(3 downto 0); C_OUT4: out std_logic ); end entity ADDER4; architecture BEHAVIORAL of ADDER4 is component FULL_ADDER is port ( A : in std_logic; B : in std_logic; C_IN : in std_logic; S : out std_logic; C_OUT : out std_logic ); end component; signal c0, c1, c2 : std_logic; begin FULL_ADDER0 : FULL_ADDER port map ( A => A4(0), B => B4(0), C_IN => '0', S => SUM4(0), C_OUT => c0 ); FULL_ADDER1 : FULL_ADDER port map ( A => A4(1), B => B4(1), C_IN => c0, S => SUM4(1), C_OUT => c1 ); FULL_ADDER2 : FULL_ADDER port map ( A => A4(2), B => B4(2), C_IN => c1, S => SUM4(2), C_OUT => c2 ); FULL_ADDER3 : FULL_ADDER port map ( A => A4(3), B => B4(3), C_IN => c2, S => SUM4(3), C_OUT => C_OUT4 ); end architecture BEHAVIORAL;

Prochaines étapes

L'article suivant vous guidera à travers la simulation de ce design, sa synthèse pour la carte Arty, et la programmation du bitstream résultant sur le FPGA.

Réimprimé avec la permission de Packt Publishing. Copyright © 2021 Packt Publishing

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Jim Ledin est le PDG de Ledin Engineering, Inc. Il se spécialise dans la conception, le développement et le test de logiciels et matériels embarqués, et possède une expertise en cybersécurité des systèmes embarqués, tests de pénétration et hacking éthique. Jim a obtenu un B.S. en génie aérospatial de l'Iowa State University et un M.S. en génie électrique et informatique du Georgia Institute of Technology. Il est ingénieur électricien licencié en Californie, titulaire CISSP, CEH et CPT.

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