Blocs personnalisés eFPGA Achronix : Propulser les systèmes de données ultra-rapides

Depuis plus d'une décennie, je suis l'évolution d'Achronix — des tissus FPGA asynchrones pionniers aux solutions embarquées d'aujourd'hui qui offrent des performances rivalisant avec un dispositif synchrone à 2 GHz, mais avec une gamme d'applications bien plus large.

En 2013, Achronix a lancé la famille Speedster de FPGA autonomes haute performance et haute densité, ciblant des charges de travail spécialisées. Trois ans plus tard, le portefeuille Speedcore s'est étendu pour inclure Speedcore, un eFPGA (FPGA embarqué) haute performance intégrable directement dans un System-on-Chip (SoC). Cette intégration offre des performances supérieures tout en réduisant drastiquement la consommation par rapport à un FPGA autonome couplé à un processeur.

(Source : Achronix)

Speedcore propose une bibliothèque de blocs prédéfinis — Logique, DSP, BRAM, LRAM — organisés en colonnes. Les concepteurs peuvent personnaliser la hauteur du tissu (nombre de blocs par colonne), la largeur (nombre de colonnes) et le mix (distribution des types de blocs). Cette flexibilité permet d'adapter le silicium au mélange exact de logique, DSP et mémoire requis pour une charge de travail donnée.

Blocs Speedcore (Source : Achronix)

De la même manière que les ingénieurs logiciel profilent le code pour identifier les goulots d'étranglement, Achronix fournit un mécanisme aux concepteurs matériels pour identifier et durcir les contraintes de performance ou de surface récurrentes. Le résultat est un bloc personnalisé intégrable dans le tissu Speedcore comme s'il s'agissait d'un bloc natif.

Les développeurs peuvent spécifier le « mix » du tissu Speedcore (Source : Achronix)

Une illustration majeure de cette capacité est le noyau de reconnaissance d'objets YOLO (You Only Look Once) utilisé dans les systèmes de détection temps réel. En durcissant la routine de multiplication matricielle dans un bloc personnalisé Speedcore, Achronix a obtenu une réduction substantielle de la surface de puce tout en préservant les performances de pointe.

Réduction de taille de puce d'un réseau convolutionnel IA (Source : Achronix)

La suite de conception ACE d'Achronix prend en charge l'ensemble du flux de blocs personnalisés — de la capture de conception à la génération de bitstream et au débogage système. L'interface graphique ACE pour chaque bloc personnalisé impose les règles de configuration, tandis que son moteur de temporisation garantit que chaque configuration respecte des objectifs de performance stricts. L'analyseur logique embarqué SnapShot permet aux concepteurs de définir des déclencheurs complexes et d'observer les signaux d'exécution dans les dispositifs Speedcore.

Pour en savoir plus sur Speedster, Speedcore et les blocs personnalisés Speedcore, visitez le site web d'Achronix.