Circuit de porte CMOS

Jusqu'à présent, notre analyse des circuits logiques à transistors s'est limitée au TTL paradigme de conception, dans lequel des transistors bipolaires sont utilisés, et la stratégie générale des entrées flottantes étant équivalente à « élevé » (connecté à V_cc ) les entrées et, par conséquent, la tolérance des étages de sortie « à collecteur ouvert » est maintenue. Cependant, ce n'est pas la seule façon de construire des portes logiques.

Transistors à effet de champ

Les transistors à effet de champ, en particulier la variété à grille isolée, peuvent être utilisés dans la conception de circuits de grille. Étant des dispositifs contrôlés en tension plutôt qu'en courant, les IGFET ont tendance à permettre des conceptions de circuits très simples. Prenons par exemple le circuit inverseur suivant construit à l'aide d'IGFET à canaux P et N :

Remarquez le "V_dd Etiquette ” sur la borne positive d'alimentation. Cette étiquette suit la même convention que "V_cc " dans les circuits TTL :il représente la tension constante appliquée au drain d'un transistor à effet de champ, en référence à la masse.

Transistors à effet de champ dans les circuits de porte

Entrée faible

Connectons ce circuit de porte à une source d'alimentation et à un commutateur d'entrée, et examinons son fonctionnement. Veuillez noter que ces transistors IGFET sont de type E (mode d'amélioration), et sont donc normalement éteints appareils.

Il faut une tension appliquée entre la grille et le drain (en fait, entre la grille et le substrat) de la bonne polarité pour les polariser sur .

Le transistor supérieur est un IGFET à canal P. Lorsque le canal (substrat) est rendu plus positif que la grille (grille négative en référence au substrat), le canal est amélioré et le courant est autorisé entre la source et le drain.

Ainsi, dans l'illustration ci-dessus, le transistor supérieur est activé. Le transistor inférieur, ayant une tension nulle entre la grille et le substrat (source), est dans son mode normal :off .

Ainsi, l'action de ces deux transistors est telle que la borne de sortie du circuit de grille a une connexion solide à V_dd et une connexion à la terre à très haute résistance. Cela rend la sortie "haute" (1) pour l'état "bas" (0) de l'entrée.

Entrée élevée

Ensuite, nous allons déplacer le commutateur d'entrée vers son autre position et voir ce qui se passe :

Maintenant, le transistor inférieur (canal N) est saturé car il a une tension suffisante de la polarité correcte appliquée entre la grille et le substrat (canal) pour l'allumer (positif sur la grille, négatif sur le canal). Le transistor supérieur, ayant une tension nulle appliquée entre sa grille et son substrat, est dans son mode normal :off .

Ainsi, la sortie de ce circuit de porte est maintenant « bas » (0). Clairement, ce circuit présente le comportement d'un inverseur, ou PAS de porte.

Semiconducteurs à oxyde métallique complémentaire (CMOS)

L'utilisation de transistors à effet de champ au lieu de transistors bipolaires a grandement simplifié la conception de la grille de l'inverseur. Notez que la sortie de cette porte ne flotte jamais comme c'est le cas avec le circuit TTL le plus simple :il a une configuration naturelle en « totem-pôle », capable à la fois de générer et de drainer le courant de charge.

La clé de la conception élégante de ce circuit de porte est le complémentaire l'utilisation d'IGFET à canaux P et N. Étant donné que les IGFET sont plus communément appelés MOSFET (M etal-O xide-S emiconducteur F champ E effet T ransistor), et ce circuit utilise à la fois des transistors à canal P et N, la classification générale donnée aux circuits de porte comme celui-ci est CMOS :C complémentaire M etal O xide S émiconducteur.

CMOS Gates :défis et solutions

Les circuits CMOS ne sont pas entravés par les non-linéarités inhérentes aux transistors à effet de champ, car en tant que circuits numériques, leurs transistors fonctionnent toujours dans le saturé ou coupure modes et jamais dans le actif mode. Leurs entrées sont cependant sensibles aux hautes tensions générées par des sources électrostatiques (électricité statique) et peuvent même être activées dans des états « haut » (1) ou « bas » (0) par des sources de tension parasites si elles sont laissées flottantes.

Pour cette raison, il est déconseillé de laisser flotter une entrée de porte logique CMOS en toutes circonstances. Veuillez noter que cela est très différent du comportement d'une porte TTL où une entrée flottante était interprétée en toute sécurité comme un niveau logique « élevé » (1).

Problèmes CMOS avec les entrées flottantes

Cela peut poser un problème si l'entrée d'une porte logique CMOS est pilotée par un commutateur à un seul jet, où un état a l'entrée solidement connectée à l'un ou l'autre V_dd ou la masse et l'autre état a l'entrée flottante (non connectée à quoi que ce soit) :

De plus, ce problème se pose si une entrée de porte CMOS est pilotée par un collecteur ouvert Porte TTL. Étant donné que la sortie d'une telle porte TTL flotte lorsqu'elle passe au niveau haut (1), l'entrée de la porte CMOS restera dans un état incertain :

Solution aux entrées flottantes

Résistances de traction

Heureusement, il existe une solution simple à ce dilemme, qui est fréquemment utilisée dans les circuits logiques CMOS. Chaque fois qu'un interrupteur à simple jet (ou tout autre type de sortie de porte incapable de les deux courant d'approvisionnement et d'absorption) est utilisé pour piloter une entrée CMOS, une résistance connectée soit à V_dd ou la masse peut être utilisée pour fournir un niveau logique stable pour l'état dans lequel la sortie du dispositif d'entraînement est flottante.

La valeur de cette résistance n'est pas critique :10 kΩ sont généralement suffisants. Lorsqu'elle est utilisée pour fournir un niveau logique « élevé » (1) en cas de source de signal flottante, cette résistance est connue sous le nom de résistance de tirage :

Résistances pulldown

Lorsqu'une telle résistance est utilisée pour fournir un niveau logique « bas » (0) en cas de source de signal flottante, elle est appelée résistance pulldown . Encore une fois, la valeur d'une résistance pulldown n'est pas critique :

Parce que les sorties TTL à collecteur ouvert coulent toujours, jamais source, courant, pullup des résistances sont nécessaires lors de l'interfaçage d'une telle sortie avec une entrée de porte CMOS :

Résistances pullup et pulldown multiples

Bien que les portes CMOS utilisées dans les exemples précédents soient toutes des inverseurs (à entrée unique), le même principe de résistances pull-up et pulldown s'applique aux portes CMOS à entrées multiples. Bien entendu, une résistance pullup ou pulldown séparée sera nécessaire pour chaque entrée de porte :

Cela nous amène à la question suivante :comment concevons-nous des portes CMOS à entrées multiples telles que ET, NAND, OU et NOR ? Sans surprise, la ou les réponses à cette question révèlent une simplicité de conception très semblable à celle de l'onduleur CMOS par rapport à son équivalent TTL.

Portes CMOS NAND

Par exemple, voici le schéma de principe d'une porte CMOS NAND :

Remarquez comment les transistors Q₁ et Q₃ ressemblent à la paire complémentaire connectée en série du circuit inverseur. Les deux sont contrôlés par le même signal d'entrée (entrée A), le transistor supérieur s'éteignant et le transistor inférieur s'activant lorsque l'entrée est « haute » (1), et vice versa.

Remarquez aussi comment les transistors Q₂ et Q₄ sont contrôlés de la même manière par le même signal d'entrée (entrée B), et comment ils présenteront également le même comportement marche/arrêt pour les mêmes niveaux logiques d'entrée. Les transistors supérieurs des deux paires (Q₁ et Q₂ ) ont leurs bornes de source et de drain en parallèle, tandis que les transistors inférieurs (Q₃ et Q₄ ) sont connectés en série.

Cela signifie que la sortie deviendra « élevée » (1) si soit le transistor supérieur sature, et deviendra « bas » (0) seulement si les deux les transistors inférieurs saturent.

Comportements des circuits CMOS pour toutes les entrées logiques

La séquence d'illustrations suivante montre le comportement de cette porte NAND pour les quatre possibilités de niveaux logiques d'entrée (00, 01, 10 et 11) :

CMOS ET porte

Comme avec la porte TTL NAND, le circuit de porte CMOS NAND peut être utilisé comme point de départ pour la création d'une porte ET. Il suffit d'ajouter un autre étage de transistors pour inverser le signal de sortie :

Portes CMOS NOR

Un circuit de porte CMOS NOR utilise quatre MOSFET tout comme la porte NAND, sauf que ses transistors sont agencés différemment. Au lieu de deux sourcing en parallèle transistors (supérieurs) connectés à V_dd et deux coulants connectés en série transistors (inférieurs) connectés à la terre, la porte NOR utilise deux transistors d'alimentation connectés en série et deux transistors d'absorption connectés en parallèle comme ceci :

Comme pour la porte NAND, les transistors Q₁ et Q₃ fonctionnent en paire complémentaire, tout comme les transistors Q₂ et Q₄ . Chaque paire est contrôlée par un seul signal d'entrée. Si soit saisir A ou l'entrée B sont « high » (1), au moins un des transistors inférieurs (Q₃ ou Q₄ ) sera saturé, rendant ainsi la sortie "faible" (0).

Uniquement en cas de les deux les entrées étant « bas » (0), les deux transistors inférieurs seront en mode de coupure et les deux transistors supérieurs seront saturés, les conditions nécessaires pour que la sortie passe « haut » (1). Ce comportement, bien sûr, définit la fonction logique NOR.

CMOS OU Portes

La fonction OU peut être construite à partir de la porte NOR de base avec l'ajout d'un étage inverseur sur la sortie :

TTL vs CMOS :avantages et inconvénients

Puisqu'il apparaît que toute porte possible à construire en utilisant la technologie TTL peut être dupliquée en CMOS, pourquoi ces deux « familles » de conception logique coexistent-elles encore ? La réponse est que TTL et CMOS ont leurs propres avantages uniques.

Tout d'abord sur la liste des comparaisons entre TTL et CMOS est la question de la consommation d'énergie. Dans cette mesure de performance, CMOS est le vainqueur incontesté. Étant donné que les paires complémentaires de MOSFET à canaux P et N d'un circuit de porte CMOS ne sont (idéalement) jamais conductrices en même temps, il y a peu ou pas de courant tiré par le circuit du V_dd alimentation à l'exception du courant nécessaire pour fournir du courant à une charge. TTL, d'autre part, ne peut pas fonctionner sans un certain courant tiré à tout moment, en raison des exigences de polarisation des transistors bipolaires à partir desquels il est fabriqué.

Il y a cependant une mise en garde à cet avantage. Alors que la dissipation de puissance d'une porte TTL reste assez constante quel que soit son ou ses états de fonctionnement, une porte CMOS dissipe plus de puissance à mesure que la fréquence de son ou ses signaux d'entrée augmente. Si une porte CMOS est exploitée dans un état statique (immuable), elle dissipe une puissance nulle (idéalement).

Cependant, les circuits de porte CMOS consomment un courant transitoire lors de chaque changement d'état de sortie de « bas » à « élevé » et vice versa. Ainsi, plus une porte CMOS change de mode, plus elle tirera du courant du V_dd alimentation, d'où une plus grande dissipation de puissance à des fréquences plus élevées.

Avantages du CMOS

Une porte CMOS tire également beaucoup moins de courant d'une sortie de porte d'entraînement qu'une porte TTL car les MOSFET sont des dispositifs contrôlés en tension et non en courant. Cela signifie qu'une porte peut piloter beaucoup plus d'entrées CMOS que d'entrées TTL. La mesure du nombre d'entrées de porte qu'une seule sortie de porte peut piloter est appelée fanout .

Un autre avantage dont bénéficient les conceptions de portes CMOS par rapport au TTL est une plage de tensions d'alimentation beaucoup plus large. Alors que les portes TTL sont limitées à l'alimentation (V_cc ) des tensions comprises entre 4,75 et 5,25 volts, les portes CMOS sont généralement capables de fonctionner sur n'importe quelle tension entre 3 et 15 volts !

La raison de cette disparité dans les tensions d'alimentation est les exigences de polarisation respectives des transistors MOSFET par rapport aux transistors à jonction bipolaire. Les MOSFET sont contrôlés exclusivement par la tension de grille (par rapport au substrat), tandis que les BJT sont contrôlés par le courant appareils.

Les résistances du circuit de porte TTL sont calculées avec précision pour des courants de polarisation appropriés en supposant une alimentation régulée de 5 volts. Toute variation significative de cette tension d'alimentation entraînera des courants de polarisation des transistors incorrects, ce qui entraînera alors un fonctionnement peu fiable (imprévisible).

Le seul effet que les variations de tension d'alimentation ont sur une porte CMOS est la définition de tension d'un état « haut » (1). Pour une porte CMOS fonctionnant à 15 volts de tension d'alimentation (V_dd ), un signal d'entrée doit être proche de 15 volts pour être considéré comme « haut » (1). Le seuil de tension pour un signal « bas » (0) reste le même :proche de 0 volt.

Inconvénients du CMOS

Un inconvénient décisif de CMOS est la vitesse lente, par rapport à TTL. Les capacités d'entrée d'une porte CMOS sont beaucoup, beaucoup plus grandes que celles d'une porte TTL comparable - en raison de l'utilisation de MOSFET plutôt que de BJT - et donc une porte CMOS sera plus lente à répondre à une transition de signal (de bas en haut ou vice versa) qu'une porte TTL, tous les autres facteurs étant égaux.

La constante de temps RC formée par les résistances du circuit et la capacité d'entrée de la porte ont tendance à entraver les temps de montée et de descente rapides d'un niveau logique numérique, dégradant ainsi les performances à haute fréquence.

Stratégies pour combattre les inconvénients

Une stratégie pour minimiser cet inconvénient inhérent aux circuits de porte CMOS consiste à « tamponner » le signal de sortie avec des étages de transistor supplémentaires, afin d'augmenter le gain de tension global du dispositif. Cela fournit une tension de sortie à transition plus rapide (haute à basse ou basse à haute) pour une tension d'entrée changeant lentement d'un état logique à un autre.

Considérez cet exemple, d'une porte NOR « sans tampon » par rapport à une « série B » ou B , porte NOR :

Essentiellement, l'amélioration de la conception de la série B ajoute deux onduleurs à la sortie d'un simple circuit NOR. Cela ne sert à rien en ce qui concerne la logique numérique, puisque deux onduleurs en cascade s'annulent simplement :

Cependant, l'ajout de ces étages d'onduleur au circuit a pour but d'augmenter le gain de tension global, rendant la sortie plus sensible aux changements d'état d'entrée, permettant de surmonter la lenteur inhérente causée par la capacité d'entrée de la porte CMOS.

AVIS :

• Les portes logiques CMOS sont constituées de transistors IGFET (MOSFET) plutôt que de transistors à jonction bipolaire.
• Les entrées de porte CMOS sont sensibles à l'électricité statique. Ils peuvent être endommagés par des tensions élevées, et ils peuvent prendre n'importe quel niveau logique s'ils sont laissés flottants.
• Pullup et traction les résistances sont utilisées pour empêcher une entrée de porte CMOS de flotter si elle est pilotée par une source de signal capable uniquement de fournir ou de drainer du courant.
• Les portes CMOS dissipent beaucoup moins de puissance que les portes TTL équivalentes, mais leur dissipation de puissance augmente avec la fréquence du signal, alors que la dissipation de puissance d'une porte TTL est approximativement constante dans une large gamme de conditions de fonctionnement.
• Les entrées de porte CMOS consomment beaucoup moins de courant que les entrées TTL, car les MOSFET sont des dispositifs contrôlés en tension et non en courant.
• Les portes CMOS sont capables de fonctionner sur une plage de tensions d'alimentation beaucoup plus large que TTL :généralement 3 à 15 volts contre 4,75 à 5,25 volts pour TTL.
• Les portes CMOS ont tendance à avoir une fréquence de fonctionnement maximale bien inférieure à celle des portes TTL en raison des capacités d'entrée causées par les portes MOSFET.
• Série B Les portes CMOS ont des sorties "tamponnées" pour augmenter le gain de tension de l'entrée à la sortie, ce qui entraîne une réponse de sortie plus rapide aux changements de signal d'entrée. Cela permet de surmonter la lenteur inhérente des portes CMOS en raison de la capacité d'entrée du MOSFET et de la constante de temps RC ainsi engendrée.

FICHES DE TRAVAIL CONNEXES :

• Feuille de travail sur les transistors à effet de champ à grille isolée

• Feuille de travail des portes logiques CMOS