Cartes de commutation d'interconnexion FDR haute densité : conception et implémentation

Aujourd'hui, le taux de transmission des réseaux d'interconnexion d'ordinateurs haute performance utilisant la transmission série haute vitesse a atteint le FDR (Fourteen Data Rate, 14 Gb/s), 4ᵉ génération après SDR (2,5 Gb/s), DDR (5 Gb/s), QDR (10 Gb/s). La conception de PCB (carte d'interconnexion, carte de commutation, cartes d'interface) essentielle à la formation d'Internet entre dans le domaine haute vitesse/fréquence FDR. Comme le temps de front FDR chute à ~10 ps, les problèmes d'intégrité du signal (atténuation, diaphonie, réflexion, EMI) deviennent déterminants pour la faisabilité et la fiabilité. Vu les caractéristiques des puces d'interconnexion FDR (multi-ports, multi-canaux, multi-alimentations, forte consommation), plusieurs puces doivent être intégrées sur une seule carte d'interconnexion pour augmenter le débit. Sur un espace limité, il faut satisfaire : placement composants et dissipation thermique, routage haute densité, transmission longue distance traversant le dos de la carte, intégrité de tous signaux ; tout en tenant compte de : délai conception, limites fabrication PCB, contrôle coût. Implémentation et vérification simulation extrêmement difficiles. Sur exemple de conception PCB carte d'interconnexion/commutation FDR, cet article propose des méthodes d'optimisation : choix matériau substrat, design empilement, règles routage, anti-interférence pour résoudre l'intégrité des signaux en conception PCB haute vitesse FDR.

Attribut d'atténuation et sélection matériau substrat

Pour signaux FDR haute fréquence, la perte ligne de transmission est le problème d'intégrité. Lors transmission émetteur → récepteur le long canaux d'interconnexion, l'atténuation haute fréquence >> basse fréquence → déformation sévère forme d'onde à la réception. Déformation en deux aspects : amplitude tension grandement réduite ; front montant dégradé. Premier limite distance transmission ; second cause interférence inter-symboles. Perte ligne A = perte conducteur A_cond + perte diélectrique A_diel (formule 1).

Perte conducteur = perte due résistance série sur conducteur cuivre entre chemin signal et retour. Haute fréquence : effet de peau → courant en surface conducteurs → résistance série équivalente augmente → perte conducteur augmente avec √f (formule 2).

Perte diélectrique = perte due milieu substrat, déterminée par attribut matériau, indépendante géométrie (largeur conducteur), proportionnelle à f (formule 3).

D'après formule 2, augmenter largeur ligne réduit perte conducteur. Mais en pratique, largeur limitée par espacement broches, carte, nombre couches signal, impédance. Largeur/espacement/largeur courante FDR : 7/7/7 mil ou 8/10/8 mil. Largeur fixe → perte conducteur ∝ longueur, indépendant matériau. Pour réduire perte totale, seule perte diélectrique compte. Formule 3 : perte diélectrique ∝ facteur dissipation (Df). Petit Df réduit perte diélectrique → perte totale réduite.

Tableau 1 : paramètres trois matériaux haute vitesse courants et pertes calculées (formules 1,2,3) à 14 Gb/s, largeur 8 mil, impédance 50 Ω.

Paramètres matériau	FR4	Nelco4000-13SI	Megtron6
Df	0,02	0,008	0,004
εᵣ	4,10	3,200	3,600
A_cond@7GHz/pouce	0,24	0,240	0,240
A_diel@7GHz/pouce	0,65	0,230	0,120
A_total@7GHz/pouce	0,89	0,470	0,360
A_total@30pouces	27,00	14,000	11,000
Coût relatif	1,00	3,500	8,000

À 14 Gb/s, 30 pouces : perte totale Nelco4000-13SI ≈ 14 dB ; atténuation amplitude tolérable puce FDR typique 20–25 dB. Donc ce matériau convient pour distance < 30 pouces. FR4 : perte ≈ 27 dB, inutilisable pour longue distance FDR mais OK pour cartes d'interface FDR courte distance (coût réduit). Megtron6 : perte la plus faible, coût le plus haut → augmente frais architecture. Conclusion : pour PCB haute fréquence, matériau est base ; choix détermine distance transmission signaux.

Placement et design empilement

En conception PCB, structure et empilement d'abord. Forme carte souvent fixée ; nombre couches selon fréquence signaux, densité broches, coût fabrication, délai, fiabilité. FDR interconnexion/commutation : haute fréquence/densité → multicouches nécessaire pour réduire interférences. Détermination nombre couches cruciale.

Puce FDR : 24 ports, chacun 8 canaux Tx + 8 Rx en intercouplage. Carte interconnexion FDR : 6 puces interconnexion + 3 puces downlink ; 32 ports via connecteur backplane. 3 puces uplink → 21 ports via fibres QSFP. Uplink/downlink connectés par 4 ports (figure 1).

Boîtier BGA 50×50 mm, 1157 broches, pas 1,0 mm. Broches P/N aux ports Tx/Rx réparties sur 3 cercles concentriques. Théoriquement, 3 couches signal suffisent pour sortir toutes broches. Mais deux facteurs imposent 2 couches signal par groupe de cercles :
a. Limite espacement : largeur/espacement/largeur lignes différentielles 4/4/4 mil sous BGA, élargi à 8/10/8 mil en sortie ; distance entre paires ≥ 50 mil → une paire occupe 2 mm ; 48 paires bord densité max → difficile.
b. Espacement broches BGA 1 mm. Si 1 couche pour 1 groupe cercle, espacement paires sous BGA = 14 mil << 50 mil requis. Longueur parallélisme max 20 mm → diaphonie.

Pour éviter cela, 2 couches signal par groupe cercle ; lignes différentielles sorties selon espacement 50 mil. Donc au moins 6 couches signal pour sortir tous signaux différentiels BGA. Avec connectivité, quantité routage, surface pour condensateurs couplage : 8 couches signal internes + 22 couches totales empilement.

Analyse diaphonie et mesures réduction

Diaphonie = première considération haute vitesse/haute densité. Variation tension/courant ligne agressive → couplage électromagnétique par capacitance mutuelle et inductance mutuelle vers ligne victime. Diaphonie vers émetteur = near-end crosstalk (NEXT) ; vers récepteur = far-end crosstalk (FEXT). Bruit total ligne victime < 5 % tension signal. Budget diaphonie par ligne agressive < 1 % (autres sources et lignes agressives des deux côtés considérées).

Points clés réduction diaphonie :
a. Augmenter espacement ligne agressive/victime, réduire longueur parallélisme.
b. Masse continue comme chemin retour. Loi empirique : ligne ruban 50 Ω, espacement = 3×largeur → NEXT ≈ 0,5 %. Microstrip 50 Ω, espacement = 3×largeur → NEXT ≈ 1 %. FEXT lignes ruban ou microstrip enfoui ≈ 0 ; polarité FEXT microstrip négative, magnitude relativement grande car couplage inductif > capacitif.

Routage intercalé (interval routing)

Impédance différentielle haute vitesse = 100 Ω. Solveur Si9000 → largeur/espacement/largeur = 8/10/8 mil. Plus large = moins atténuation ; espacement 10 mil pour 100 Ω. Ce type hors zone BGA. Pour réduire diaphonie, espacement entre deux paires ≥ 80 mil. Espacement broches puce 1 mm ; limite trou traversant BGA → largeur/espacement/largeur zone BGA = 4/4/4 mil. Impédance différentielle aussi 100 Ω mais perte insertion forte → transformer 4/4/4 en 8/10/8 dès entrée zone BGA. Pour réduire diaphonie, routage intercalé en zone BGA : espacement entre paires > 50 mil (figure 2).

Vias différentiels

Vias différentiels spécifiques pour condensateurs couplage sur couche surface. Vias de masse à côté pour chemin retour. 4 vias masse = meilleur effet ; 2 vias masse si surface limitée. Mesures : back-drilling, élimination pads internes sur vias différentiels pour réduire changement impédance aux vias → réduire diaphonie et réflexion.

Éviter routage Tx et Rx même couche

Pour réduire diaphonie, Tx et Rx sur couches différentes. Tx = source différentielle ; Rx = récepteur. Si même couche obligatoire, espacement > 5 mm pour sécurité.

Règle 20H

En PCB haute fréquence/vitesse, énergie RF couplée par plans alimentation/masse → fuite flux magnétique bord → rayonnement espace libre. Règle 20H : si courants haute vitesse sur carte, champs électromagnétiques associés. Dans ce design : distance tous routages/bord ≥ 20×largeur ; distance vias différentiels haute vitesse / lignes coupure plan alimentation ≥ 5 mm.

Routage sur couche surface

En PCB haute fréquence, vu FEXT important microstrip vs ligne ruban, lignes différentielles haute vitesse interdites sur couche surface. Dans ce design, max 8 couches routage internes requises (limite fabrication). Limite broches puce interconnexion rend impossible connexions uniquement couches internes pour 6 puces internes.

Ressources utiles :
• Ce qu'il faut savoir sur HDI
• Histoire technologie encapsulation haute densité
• 3 clés pour concevoir un HDI PCB réussi
• Avantages PCB HDI
• Service complet fabrication PCB PCBCart — Options à valeur ajoutée multiples
• Service avancé assemblage PCB PCBCart — À partir de 1 pièce