Conception PCB haute vitesse : traitement des signaux différentiels et vérification par simulation

Influence du retard relatif sur les signaux

Les signaux transmis dans les lignes différentielles contiennent composante mode différentiel et composante mode commun.

Signal différentiel = différence entre deux signaux : Vdiff = V₁ − V₂. Signal mode commun = moitié de la somme : . Toute variation de tension sur une ligne unique influence simultanément mode différentiel et mode commun. Pour étudier, on simule signaux en forme trapézoïdale (mêmes temps montée/descente).

Influence sur signaux différentiels

Signaux phase positive, phase négative, signal différentiel figure 1 (trait plein = onde différentielle).

Si décalage de phase (phase placement) de phase positive vers négative, différence entre signaux change aux fronts montant/descendant, variant avec le décalage. Tᵣ = temps le plus court entre montée et descente. Quand décalage < 0,2 Tᵣ, distorsion faible ; augmentation décalage → forte distorsion onde différentielle. Si décalage > Tᵣ, zone non-monotone apparaît (ligne droite). En signaux réels, réflexions → grands pics/creux dans zone non-monotone → impulsions interférences → déclenchement faux, à éviter. Front montant onde différentielle ralentit avec décalage → temps établissement insuffisant signal données, temps maintien insuffisant signal horloge.

Influence sur signal mode commun

Décalage phase terminal unique n'influence pas onde différentielle mais change onde mode commun. Décalage sur phase positive → changement onde mode commun. Fluctuation liée à quantité décalage. Décalages 0,05Tᵣ, 0,1Tᵣ, 0,2Tᵣ, 0,5Tᵣ → fluctuation mode commun = 5 %, 10 %, 20 %, 50 % fluctuation originale. Décalage ≥ Tᵣ → fluctuation ~100 % (max). Changement mode commun → problèmes EMI ; signal mode commun souvent non reçu au terminal → réflexion → ringing. Donc réduire fluctuation mode commun au maximum.

Conclusion : trop grand retard relatif entre paires différentielles → déclenchement faux, réflexion signal, EMI, problèmes séquencement. Degré influence dépend facteur échelle compatible Tᵣ. Facteur 0,05 → distorsion différentielle négligeable. Mode commun : facteur 0,05 → fluctuation tension ~5 %. Même réflexion totale → tension réfléchie empilée = 10 % fluctuation originale, généralement acceptable. Donc en conception PCB haute vitesse, retard relatif lignes différentielles dans règles routage = 0,05 Tᵣ pour satisfaire intégrité signal.

Détermination de la catégorie de retard relatif

Clé détermination catégorie isométrique différentielle (retard relatif paires) = détermination Tᵣ = plus petite valeur entre temps montée/descente signaux différentiels. Temps montée/descente sortie = combinaison impédance/capacité. Temps montée/descente sans charge = temps inhérent.

Trois méthodes pour obtenir Tᵣ :
• Directement depuis manuels composants. Souvent paramètre non fourni.
• Depuis mots-clés Ramp modèle IBIS (Input/Output Buffer Informational Specification). Paramètres montée/descente sous Ramp mesurés sortie connectée résistance 50 Ω, généralement 20–80 % tension finale. Sans influence boîtier → strict pour utiliser comme Tᵣ.
• Estimer selon fréquence horloge min/max signaux sortie. Front réparti ≈ 10 % fréquence horloge plupart systèmes numériques haute vitesse. Tᵣ ≈ Tclk × 10 % (Tclk = période horloge min).

Valeur estimée par période horloge généralement conservatrice car paramètres parasites boîtier ou charge ralentissent grandement temps montée/descente inhérent transistors.

En pratique, concepteurs circuits ne donnent souvent pas Tᵣ aux ingénieurs layout PCB qui reçoivent exigences ambiguës contrôle isométrique différentiel. Troisième méthode = schéma simple pour ingénieurs layout tant que fréquence horloge max sur ligne signal obtenue. Fréquence max = paramètre design le plus fiable pour concepteurs circuits, fourni au début conception PCB.

Troisième méthode donne tableau valeurs référence catégorie contrôle retard relatif entre paires différentielles.

Période horloge (ns)	Fréquence horloge (MHz)	Catégorie retard relatif (ps)	Longueur ligne transmission (mil)
3,75	266	18,8	105
3	333	15	84
2,5	400	12,5	70
1,87	533	9,4	52
1,5	667	7,5	42
1,25	800	6,3	35

Vérification par simulation

Exemple : signal différentiel DQS (Data Strobe) entre TSM320 et MT41J256M16. Logiciel Cadence simule transmission signal DOS vers mémoire DRR3 pour simuler contrôleur mémoire, analyse influence sur temps établissement/maintien données, vérifie analyse ci-dessus. Circuit simulation figure 2.

Figure 2 : tension référence broches sortie = 1,5 V ; contrôleur mémoire connecté directement mémoire par mode ODT (On-Die Termination) avec ligne transmission 800 mil ; impédance différentielle 100 Ω ; fréquence simulation 800 MHz. Ligne transmission 50 Ω en série sur terminal positif DQS pour simuler discrépance paires différentielles. Cas isométrique : longueur ligne simple 50 Ω = 0 mil.

Simulation circuit différentiel isométrique. Figure 3 : signal sortie terminal positif. Mesure : temps montée ≈ 216 ps, descente ≈ 219 ps → Tᵣ min = 216 ps.

Figure 4 : diagramme œil signal données DQ et signal gating DQS : temps établissement 205 ps, maintien 337 ps. Selon taux turnover DQS/DQ simulation et datasheet, temps établissement min récepteur = 85 ps, maintien min = 95 ps. Sur-mesure : établissement +120 ps, maintien +242 ps.

Cas : décalage 0,05Tᵣ, 0,2Tᵣ, 0,5Tᵣ sur terminal positif. Simulation avec longueur ligne simple 50 Ω = 60, 240, 600 mil. Formes d'onde différentielle et mode commun (4 simulations) figures 5 et 6.

Figure 5 : distorsion min pour retards 0,05Tᵣ et 0,2Tᵣ. Surtout 0,05Tᵣ : décalage ~5 ps onde différentielle vs sans retard → sur-mesure établissement +5 ps, maintien -5 ps. Bien que maintien diminue, quantité négligeable pour maintien 242 ps. Séquençage évité. Cas 0,5Tᵣ : décalage onde DQS ~60 ps. Encore dans sur-mesure, mais attention requise.

Figure 6 : augmentation décalage → fluctuation périodique évidente, amplitude croissante. Retards 0,05Tᵣ, 0,2Tᵣ, 0,5Tᵣ → crête mesurée mode commun = 61 mV, 176 mV, 430 mV (max = 7× min). Plus grande fluctuation = 4,3 %, 12 %, 29 %.

Conclusion : simulation confirme analyse math. Retard relatif < 0,05Tᵣ → influence signaux très faible.

Période horloge min sortie terminal utilisée pour estimer catégorie contrôle retard relatif. Selon manuel, période min composant = 1,25 ns (800 MHz). Tableau 1 → retard relatif ≤ 6,3 ps, longueur ligne 35 mil. Valeur bien plus petite que catégorie 0,05Tᵣ par simulation. Estimation retard relatif conservatrice, plus spécifique que résultat simulé.

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