Maîtriser le contrôle d'impédance pour PCB numériques haute vitesse

Technologies contrôle impédance = cruciales en design circuit numérique haute vitesse → méthodes efficaces pour performance excellente PCB haute vitesse.

Calcul et contrôle impédance lignes transmission haute vitesse sur PCB

Modèle équivalent lignes transmission

Figure 1 : effet équivalent lignes transmission PCB = structure RLGC (résistances, condensateurs, inductances en série/parallèle).

Résistance série typique : 0,25–0,55 Ω/ft. Résistances parallèles : valeur très élevée. Avec résistances/capacités/inductances parasites → impédance globale = impédance caractéristique (Z₀). Z₀ faible si : grand diamètre piste, proche plan alim/masse, constante diélectrique élevée. Figure 3 : modèle équivalent ligne longueur dz → déduction impédance caractéristique : Z₀ = √(L/C) (L = inductance par unité longueur ; C = capacité par unité longueur).

Formules calcul impédance et délai lignes transmission PCB

Lignes transmission PCB	Formules impédance et délai

Z₀ = impédance (Ω) ; W = largeur piste (inch) ; T = épaisseur piste (inch) ; H = distance plan masse (inch) ; εᵣ = constante diélectrique relative substrat ; t_PD = délai (ps/inch).

Règles implantation contrôle impédance

Analyse ci-dessus : délai unitaire impédance/signal = indépendant fréquence signal ; dépend structure carte, εᵣ matériau, attributs physiques routage. Conclusion cruciale pour comprendre/concevoir PCB haute vitesse. Vitesse transmission couche externe ≫ couche interne → à considérer pour placement lignes critiques.

Contrôle impédance = prémisse transmission signal. Mais selon structure carte et formules : impédance = f(matière PCB, structure couches) seulement ; largeur piste + caractéristiques routage inchangées pour même ligne → impédance d'une ligne ne change pas sur différentes couches → inacceptable en design haute vitesse.

Exemple : PCB haute densité 16 couches (épaisseur ≤ 2 mm). Majorité signaux = exigences impédance. Ex: CPCI 65 Ω, différentiel 100 Ω, autres 50 Ω. Contraintes stackup :

1. Chaque couche signal → plan référence adjacent (protection impédance/qualité signal).
2. Chaque plan alim → plan masse complet adjacent (performance alim).
3. Stackup équilibré (anti-gauchissement).

εᵣ = 4,3. Largeurs pistes + distances selon calculs pour impédance cible :

• Signal surface : 5 mil → 58,7 Ω
• CPCI surface : 4,5 mil → 61,7 Ω
• Signal interne : 4,5 mil → 50,2 Ω
• Zone BGA (surface/interne) : 4 mil → surface 64,6 Ω / interne 52,7 Ω
• Différentiel microstrip interne : 5 mil, espace 6 mil → 100,54 Ω
• Différentiel stripline interne : 4,5 mil, espace 10 mil → 96,6 Ω

Distances :

• Signaux surface (5 mil) : 5,0 mil
• CPCI surface (4,5 mil) : 9,0 mil
• Signaux interne (4,5 mil) : 7,0 mil
• Surface ↔ interne : 4,0 mil
• Différentiel interne ↔ autres signaux : ≥ 25 mil
• Différentiel surface ↔ autres signaux : ≥ 20 mil

Test impédance post-fabrication (POLAR-Cits500) : résultats tableau. Données confirment : impédance doit être contrôlée dans 50 Ω ±10 %, 60 Ω ±10 %, 100 Ω ±10 % en design/fabrication haute vitesse.

Impédance visée (Ω)	Impédance mesurée (Ω)
50	47,52–52,33
60	57,65–61,35
100	93,65–106,35

LVDS et son contrôle d'impédance sur PCB

LVDS

Low-Voltage Differential Signaling = niveau transmission série haute vitesse : vitesse élevée, faible conso, forte anti-interférence, longue distance, adaptation faisable. Domaines : informatique, télécom, grand public.

Design impédance LVDS

Swing tension 350 mV ; distance max > 10 m. Pour éviter influence signaux réfléchis : impédance lignes transmission contrôlée → ligne simple 50 Ω, différentielle 100 Ω. Pratique : contrôle via épaisseur stackup + paramètres diélectrique, ajustement largeur/espacement pistes, calcul impédance lignes simples/différentielles via outils simulation haute vitesse.

Difficulté courante : satisfaire simultanément impédance ligne simple + différentielle. Causes :

1. Plage ajustement W (largeur) et S (espacement) limitée par espace design physique. Ex: connecteurs BGA/DIP → pastilles/espaces imposent contraintes.
2. Variation W/S influence différemment impédances ligne simple vs différentielle.

Relation W/S pré-réglée = facile à déterminer aujourd'hui.

Règles routage LVDS

Routage différentiel selon règles design impédance → qualité LVDS assurée. Règles pratiques :

1. Paires différentielles : courtes, droites, min trous traversants. Espacement constant dans paire. Évite longs routages, nombreux virages. Virage 45° (pas 90°).
2. Distance entre paires différentielles : > 10× espacement intra-paire (réduit crosstalk). Si besoin : trous traversants masse entre paires pour isolation.
3. Pas de division traversant surface (split across surface). Bien que signaux différentiels = chemins retour mutuels, coupure plan référence → discontinuité impédance.
4. Éviter signaux différentiels inter-couches. Précision alignement stackup inter-couches ≪ précision gravure intra-couche + pertes diélectrique empilement → variation impédance différentielle.
5. Méthode couplage dans design impédance.
6. Stackup PCB adapté → isolation signaux niveaux tension vs LVDS. Si possible : signaux haute vitesse TTL/CMOS sur couches différentes, isolés LVDS par plans masse/alim.
7. Paires différentielles : longueurs routage égales (adaptation délai).

Ressources :
• Éléments influençant impédance caractéristique PCB et solutions
• Considérations design impédance PCB rigide-flex
• Analyser et interdire impédance alim PCB haute vitesse
• Contrôle impédance trous traversants et influence intégrité signal design PCB
• Service fabrication PCB complet PCBCart – options à valeur ajoutée
• Service assemblage PCB avancé PCBCart – dès 1 pièce