Démarrer avec Verilog et VHDL : Guide clair des bases du HDL

Introduction :

Dans cet article, nous vous présenterons VHDL et Verilog. Nous étudierons aussi la structure de base d'un module Verilog et nous familiariserons avec le type de données « wire » de Verilog et sa forme vectorielle. Nous verrons aussi la différence fondamentale entre Verilog et VHDL.

Qu'est-ce que Verilog ?

Verilog est un langage de description matérielle (HDL - Hardware Description Language), standardisé comme IEEE 1364. Il est le plus couramment utilisé pour décrire des circuits et systèmes électroniques, utilisé dans la conception et la vérification de circuits numériques.

Qu'est-ce que VHDL ?

VHDL est aussi un langage de description matérielle (HDL) utilisé dans l'automatisation de la conception électronique pour décrire le comportement et la structure de systèmes électroniques, particulièrement adapté comme langage pour décrire la structure et le comportement de conceptions matérielles numériques ainsi que de circuits numériques conventionnels.

Ai-je besoin de Verilog et VHDL tous les deux ?

Avant de continuer, discutons de la nécessité des deux langages. Tous deux sont des outils puissants pour concevoir des circuits numériques complexes, mais vous êtes libre de maîtriser celui que vous souhaitez utiliser. Vous devriez cependant avoir une compréhension de base des deux.

L'évolution de Verilog

Verilog a été conçu en 1984 chez Gateway Design Automation. En 1987, VHDL est devenu une norme IEEE tandis que Verilog y est entré en 1995. Aujourd'hui, les deux sont des HDL puissants. Le mot « Verilog » vient de « verification » (vérification) et « logic » (logique), car le langage a d'abord été utilisé comme outil de simulation et vérification.

Maintenant, discutons de quelques concepts Verilog.

Exemple 1 :

Écrivons le code Verilog pour le circuit ci-dessous.

Deux entrées et une sortie sont montrées, les ports font un bit de large. Le circuit montre une fonction ET des deux entrées résultant en une sortie au port out1. La description Verilog peut être :

Lignes 1 et 8 :

Les mots-clés « module » et « endmodule » délimitent les lignes décrivant Circuit_1.

Lignes 2 à 6 :

Ces lignes spécifient l'interface de « Circuit_1 » avec son environnement. Les mots-clés « input » et « output » montrent les ports d'entrée et sortie. Ensuite, le mot-clé « wire » spécifie un type de données Verilog représentant un fil physique dans la conception. Il y a trois fils a, b et out1 dans notre module.

Ligne 7 :

Cette ligne décrit la fonctionnalité ET du circuit avec l'opérateur ET bit à bit « & ». Le mot-clé « assign » met a & b sur le port de sortie. C'est aussi appelé une affectation continue car elle est toujours active : quand l'expression change du côté droit, le côté gauche est réévalué, c'est-à-dire que sa sortie se met à jour en continu.

Comparaison de l'Exemple 1 avec le code VHDL :

La figure ci-dessous montre les descriptions Verilog et VHDL pour le module Circuit_1.

En VHDL, il faut inclure des bibliothèques définissant les types de données et opérateurs. Le code VHDL est donc plus descriptif. Cependant, dans certains cas c'est avantageux pour la modélisation de systèmes de haut niveau.

Système à quatre valeurs de Verilog :

Quatre valeurs sont utilisées dans les types de données Verilog :

• 0 : logique basse / faux
• 1 : logique haute / vrai
• z : état haute impédance (aussi utilisé pour décrire la sortie d'un tampon tri-state)
• x : valeur inconnue

Le type de données VHDL std_logic peut prendre neuf valeurs différentes mais les plus courantes sont « 0 », « 1 », « Z » et « - » (« - » dénote une valeur inconnue).

Exemple 2 :

Écrivons le code Verilog pour le circuit (Circuit_2) montré dans la figure ci-dessous.

Le code Verilog suivant décrit le circuit :

Les éléments sont similaires à l'exemple précédent, mais un signal interne est défini ligne 10. Le mot-clé « wire » spécifie le type de données de cette connexion. L'opérateur bit à bit « ~ » sert pour NON, « | » pour OU. L'opérateur bit à bit « ^ » sert pour XOR.

La figure suivante montre les descriptions Verilog et VHDL pour le module Circuit_2 pour observer les différences.

Exemple 3 :

Pour notre troisième et dernier exemple, donnons le code Verilog pour le schéma dans la figure suivante : Vous remarquerez que les ports d'entrée rouges et bleus sont combinés avec l'opérateur ET. Le résultat est montré par le port de sortie. On peut grouper les signaux et les traiter comme un vecteur pour rendre le code compact et lisible. On peut décrire le circuit ci-dessus en utilisant le code Verilog. On peut aussi étendre facilement le code du Listing 1 pour décrire ce circuit.

Gardez à l'esprit que l'intervalle d'index des vecteurs peut être croissant ([0:2]) ou décroissant ([2:0]). Le format décroissant est généralement moins sujet aux erreurs et peut être préféré.