Registres à décalage série-entrée/série-sortie (SISO) : Fondamentaux et applications pratiques

Les registres à décalage qui reçoivent les données en série et les sortent en série sont une pierre angulaire de la conception logique numérique. Ils retardent chaque bit d'une période d'horloge par étage, permettant une mise en tampon précise des données, la communication série, et le franchissement de domaines d'horloge.

Chaque étage stocke un bit unique, donc un registre à un seul étage maintient un bit. Quand plusieurs étages sont mis en cascade, la longueur du registre grandit — jusqu'à 64 bits dans les composants standards, ou plus long quand plusieurs dispositifs sont connectés en série.

Ci-dessous est un registre à décalage à un seul étage piloté par des données pas encore synchronisées à l'horloge système. La ligne de données (broche D) sur une bascule D (D-FF) maintient sa valeur jusqu'au front d'horloge, après quoi la valeur apparaît sur la broche de sortie Q.

 

 

Le point clé — contrairement à la figure suivante — est que la donnée présente à la broche D est transférée vers Q précisément au front montant de l'horloge. Parce que l'entrée est stable bien avant et après le front, la bascule capture la valeur correcte.

Pour les bascules à déclenchement par front montant, la sortie suit l'entrée immédiatement après la transition d'horloge, comme montré par les flèches montantes.

Dans les registres à décalage multi-étages, la donnée à l'entrée peut changer près du front d'horloge. Dans de tels cas, la bascule échantillonne encore la valeur présente juste avant le front ; tout changement qui se produit au front est ignoré jusqu'au prochain coup d'horloge.

 

 

Par conséquent, une bascule D agit comme un élément de retard d'une période d'horloge, pourvu que les données soient correctement synchronisées à l'horloge. La forme d'onde de sortie est une copie retardée de l'entrée, décalée d'un cycle d'horloge.

Pour illustrer le timing, considérons le registre à décalage série-entrée/série-sortie CD4006B 18 bits de Texas Instruments. Sa fiche technique spécifie un fonctionnement à 5 V CC avec les paramètres clés suivants :

• Temps de mise en place (t_S) = 100 ns
• Temps de maintien (t_H) = 60 ns
• Délai de propagation (t_P) = 200–400 ns (typique/maximum)

Ces valeurs assurent que les données présentées sur la broche D sont stables au moins 100 ns avant le front d'horloge et restent inchangées pendant 60 ns après. Avec une horloge 1 MHz (période 1 µs), les marges de setup et hold sont confortablement satisfaites.

En cascade, la sortie de chaque étage (Q) alimente l'entrée du suivant (D). Puisque le délai de propagation (200 ns) dépasse le temps de maintien, la donnée reste valide tout au long de la transition, garantissant un fonctionnement fiable.

 

 

Le même concept s'applique aux bascules JK, où Q alimente J et Q' alimente K pour former un registre à décalage équivalent.

Un registre à décalage série-entrée/série-sortie (SISO) a une seule entrée de données, une entrée d'horloge, et une seule sortie qui apparaît sur le dernier étage. Les sorties intermédiaires ne sont typiquement pas exposées, le distinguant d'un registre série-entrée/parallèle-sortie (SIPO).

Pour un registre SISO à trois étages, les formes d'onde suivantes démontrent comment trois bits se propagent à travers les étages, chacun retardé d'un cycle d'horloge.

 

 

Dispositifs série-entrée/série-sortie de Texas Instruments

Les composants Texas Instruments suivants illustrent les concepts discutés ci-dessus :

• CD4006B – Registre à décalage SISO 18 bits
• CD4031B – Registre à décalage SISO 64 bits
• CD4517B – Double registre à décalage SISO 64 bits avec prises internes

Ce sont des dispositifs CMOS série 4000, fonctionnant de 3 V à 15 V sur l'alimentation positive (V_DD), avec V_SS mis à la masse. Les fréquences d'horloge maximales typiques sont de quelques mégahertz, selon la tension d'alimentation.

 

 

Le CD4006B peut être configuré comme un registre 18 bits en cascade de ses étages internes 4 bits et 5 bits. Sa prise interne permet une sortie 4 bits pour les applications nécessitant un registre à décalage plus court.

 

 

Le CD4031B offre un registre SISO 64 bits complet. Il inclut deux sorties additionnelles — Q₆₄ et Q₆₄' — et une sortie retardée d'un demi-étage qui décale d'un demi-cycle d'horloge. Une entrée de contrôle de mode sélectionne entre deux sources de données (data 1 ou data 2), permettant la recirculation des données quand désiré.

 

 

Quand le contrôle de mode est haut, la sortie Q₆₄ est routée vers l'entrée de données, créant une boucle de rétroaction de 64 cycles. Cela peut être utile pour implémenter des motifs répétitifs ou des tampons circulaires.

 

 

Le CD4517B fournit deux registres à décalage 64 bits indépendants (sections A et B). Chaque section a sa propre horloge, entrée de données, et activation d'écriture (WE). Des prises internes aux étages 16, 32 et 48 permettent une reconfiguration flexible pour des registres 16 bits, 32 bits, ou 48 bits.

 

 

Par exemple, configurer la section B comme registre 16 bits implique de lier WE_B à la masse, fournir l'horloge sur CL_B, et lire la sortie retardée depuis Q_16B. La section A peut être utilisée simultanément comme registre 64 bits complet en suivant le même principe.

 

FEUILLES D'EXERCICES CONNEXES

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