Architecture GPU open-source basée RISC-V (RV64X)

Un collectif d'ingénieurs fait progresser un nouvel ensemble d'instructions graphiques optimisé pour le rendu 3D et le traitement média. Ces instructions étendent l'ISA vectoriel de base RISC-V avec types de données spécifiques graphismes et extensions en couches, couvrant vecteurs, maths transcendantes, manipulation pixels, textures, opérations Z/frame-buffer. La proposition, nommée RV64X, utilise des instructions 64 bits pour délivrer un ISA CPU-GPU unifié robuste.

Pourquoi maintenant ?

Les GPU commerciaux excellent aux charges mainstream mais font souvent défaut pour tâches de niche : clipping 3D frustum bi-phase, HPC adaptable (ex: FFT profondeur de bits arbitraire), SLAM matériel. Un standard ouvert piloté communauté peut réduire le cycle de développement 10-20 ans, favoriser la vérification croisée, et fournir solutions flexibles, scalables pour une gamme plus large d'applications.

La vision de l'équipe est un cœur compact, efficient en surface, offrant programmabilité personnalisable et extensibilité. Il sera disponible en IP gratuite open-source pour cibles FPGA et ASIC, ciblant d'abord microcontrôleurs basse consommation. Le design sera conforme Vulkan, avec support futur OpenGL, DirectX et autres APIs.

Le hardware final sera un cœur RISC-V avec unité fonctionnelle GPU intégrée. Au programmeur, il présente un jeu d'instructions 64 bits unique ; les opcodes scalaires sont préfixés avec contexte vectoriel, permettant au compilateur de générer instructions SIMD en coulisse. L'architecture supporte émission variable, SIMD prédiqué, front-end vectoriel, exceptions précises, shadowing de branches, et plus. Aucune couche RPC/IPC séparée n'est requise pour communication CPU-GPU. Supportera point fixe 16 bits (idéal FPGA) et flottant 32 bits (ASIC ou FPGA).

Le design exploite le format Vblock de l'effort Libre GPU :

• Structure type VLIW bit-à-bit qui étiquette instructions scalaires avec contexte registres
• Sous-blocs fournissent longueur vectorielle, swizzling, redéfinition largeur, prédication
• Pas d'opcodes vectoriels dédiés ; mode vectoriel activé quand un opcode scalaire référence un registre tagué vectoriel
• Exécution matériel de boucles for multiples opérations scalaires contiguës, implémenté comme SIMD, multi-émission ou exécution unique selon choix du vendeur

Types de données supportés incluent scalaires fixe/flottant 8, 16, 24, 32 bits, ainsi que fonctions transcendantes (sincos, atan, pow, exp, log, rcp, rsq, sqrt, etc.). Vecteurs RV32-V supportent opérations 2-4 éléments avec éléments 8, 16, 32 bits, et instructions spécialisées pour pipelines graphiques 3D : points (XYZW), pixels (RGBA), texels (UVW), coefficients matériaux.

• Points XYZW (fixe/flottant 64 et 128 bits)
• Pixels RGBA (8, 16, 24, 32 bits)
• Texels UVW (8, 16 bits par composant)
• Paramètres matériaux (Ia, ka, Id, kd, Is, ks…)

Support natif matrices 2×2, 3×3, 4×4 inclus, stockées comme 4×4 pour simplicité.

Bénéfices d'un ISA CPU-GPU fusionné incluent pipeline graphique piloté microcode, support shaders personnalisés, extensions ray-tracing, support vecteur entier 8 bits pour charges IA/ML.

Rastériseurs personnalisés — surfaces basées splines, patches subdivision, tesselateurs sur mesure — peuvent être implémentés. L'architecture est pleinement configurable, activant étages de pipeline user-defined, opérations géométrie/pixel/frame-buffer, instanciation.

Diagramme de blocs RV64X

L'implémentation de référence comportera :

• 32 Ko Cache SRAM Instruction/Données
• 8 Ko SRAM Microcode
• Décodeur Instruction Double-Fonction
  • Support RV32V et RV64X câblé
  • Décodeur microcodé pour extensions personnalisées
• ALU Vectorielle Quad (fixe/flottant 32 bits)
• Registre Fichier 136 bits (1 K éléments)
• Unité Fonction Spéciale
• Unité Texture
• Frame Buffer Local Configurable

La scalabilité est intégrée dans l'architecture, comme montré ci-dessous.

Design scalable RV64X

Innovations clés incluent ISA CPU-GPU unifié, registres configurables pour types de données personnalisés, et microcode SRAM user-defined pour extensions application-spécifiques — rastériseurs personnalisés, ray tracing, machine learning, vision par ordinateur.

Le même cœur peut servir de microcontrôleur graphique standalone ou d'unité shader scalable, supportant implémentations FPGA-natives et ASIC.

Pourquoi graphismes open-source ?

Les GPU actuels ciblent principalement marchés haut de gamme — gaming, HFT, vision, ML — laissant un vide pour dispositifs mainstream : bornes, panneaux d'affichage, gaming casino, jouets, robotique, wearables, HMI industriel, infodivertissement, clusters auto. Un cœur graphique ouvert, scalable pour RISC-V réduirait fardeaux multi-langages et stimulerait l'innovation à travers ces domaines.

Prochaines étapes

La spécification est précoce et en évolution. L'équipe prévoit lancer un forum de discussion, construire un simulateur de jeu d'instructions, et développer un prototype FPGA utilisant IP open-source. Benchmarks et démos en cours. Développeurs intéressés doivent contacter Atif Zafar pour rejoindre l'effort.

En parallèle, l'initiative Libre-RISC-V 3D GPU vise à créer un SoC hybride CPU/VPU/GPU — pas un GPU dédié — fournissant un processeur complet sous licence Libre pour une variété d'applications embarquées.

Contexte industriel

L'écosystème GPU inclut maintenant plus d'une douzaine d'acteurs majeurs : Apple, Qualcomm, AMD, Nvidia, Arm, Intel, Think-Silicon, DMP, Jingjia Micro, VeriSilicon, Imagination Technologies, et la communauté graphique RISC-V émergente.

Cas d'usage potentiels pour un GPU libre, flexible s'étendent au-delà graphismes, incluant minage cryptomonnaie et autres charges calcul intensives.

L'adoption prendra probablement au moins deux ans. Xilinx, qui intègre actuellement Mali d'Arm dans sa gamme Zynq, et plusieurs vendeurs chinois sont des adopteurs précoces plausibles.

► Cet article a été publié à l'origine sur notre site partenaire, EE Times.

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Jon Peddie, pionnier de l'industrie graphique et président de Jon Peddie Research.

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