Déterminisme de phase à la mise sous tension : tirer parti de la synchronisation multi-puces dans les plateformes ADC/DAC haute vitesse

L'intégration de multiples blocs de traitement numérique de signal, DAC et ADC à large bande dans une seule puce monolithique permet maintenant de décharger les ressources FPGA gourmandes en énergie. Cela aboutit à des plateformes plus petites, à plus faible consommation, supportant un plus grand nombre de canaux et des taux d'échantillonnage plus élevés que jamais. Crucialement, ces CI avancés incorporent des algorithmes de synchronisation multi-puces (MCS) qui fournissent une phase déterministe sur tous les canaux à la mise sous tension, éliminant le besoin de calibrage complexe au niveau système pour aligner les réseaux front-end.

Diagramme de blocs système haut niveau

Le système de test illustré à la Figure 1 comprend quatre CI intégrés DAC/ADC/DSP, chacun contenant quatre DAC 12 GSPS, quatre ADC 4 GSPS, et 12 convertisseurs numériques montants (DUC) et 12 convertisseurs numériques descendants (DDC). L'ensemble du réseau est piloté par une unique horloge de référence 500 MHz, distribuée à quatre synthétiseurs PLL qui génèrent l'horloge 12 GHz requise par chaque CI numériseur. Un frontend RF est attaché à chaque entrée et sortie, fournissant filtrage et amplification pour les connecteurs RF à lancement de bord. Tous les signaux sont alimentés par une unique alimentation 12 V, avec les chemins d'émission routés sur la couche inférieure de la carte et les chemins de réception sur la couche supérieure pour maximiser l'isolation canal-à-canal.

click for full size image

Figure 1. Diagramme de blocs haut niveau du système utilisé pour démontrer les algorithmes MCS et de calibration multicanal. (Source : Analog Devices)

Structure de l'arbre d'horloge du sous-réseau

L'arbre d'horloge est construit autour d'une unique référence 500 MHz qui alimente quatre synthétiseurs PLL et un tampon verrouillé sur référence qui génère les signaux de référence système (SYSREF) et les horloges du processeur de bande de base (BBP). Cette architecture offre trois avantages clés :

• Les délais SYSREF individuels par canal corrigent les désaccords de longueur de trace entre CI.
• L'ajustement de phase par PLL synchronise toutes les horloges des numériseurs et compense les gradients thermiques.
• Les délais SYSREF définis par l'utilisateur satisfont les exigences de setup-and-hold de chaque numériseur.

Les taps de délai fin analogique du CI tampon permettent à l'impulsion SYSREF d'atteindre tous les CI dans le même cycle d'horloge d'échantillonnage, fournissant une référence de phase unique qui peut être corrigée en logiciel ou matériel.

Interface numérique avec le processeur de bande de base

Chaque numériseur établit une liaison JESD204B ou JESD204C avec le BBP. Les paramètres de liaison – nombre de voies (L), résolution du convertisseur (N'), et convertisseurs virtuels (M) – déterminent la bande passante de données. Dans cette étude, les liaisons DAC utilisent M = 16, N' = 16, L = 4, tandis que les liaisons ADC utilisent M = 8, N' = 16, L = 2. Avec un débit de données I/Q de 250 MSPS, le débit de voie est de 16,5 Gbps pour les côtés ADC et DAC, calculé comme suit :

et pour JESD204B :

Les liaisons fonctionnent en JESD204C Sous-classe 1, qui utilise SYSREF pour aligner le compteur multi-blocs étendu local (LEMC). Le LEMC fonctionne à 7,8125 MSPS (F = 8 octets par trame, K = 32 trames par multi-trame). Une phase déterministe à travers des fréquences RF arbitraires exige que le taux LEMC reste constant même lorsque la température du système change.

Méthode de synchronisation multi-puces

Les CI ADC/DAC intégrés fournissent une circuitry MCS qui garantit une phase déterministe sur tous les canaux RF d'émission et de réception, même lorsque les blocs DSP DUC/DDC sont actifs. Lors du calibrage usine, une table de correspondance (LUT) est peuplée de sorte que chaque mise sous tension atteigne le même alignement de phase, indépendamment de la fréquence RF, de la dérive thermique ou de la réinitialisation système.

La Figure 2 illustre le flux de travail MCS en deux étapes :

click for full size image

Figure 2. Le flux MCS aligne à la fois les voies de données et les NCO internes à travers tout le sous-réseau. (Source : Analog Devices)

L'algorithme est divisé en :

• Synchronisation one-shot – aligne les voies de données JESD de tous les numériseurs en synchronisant les frontières SYSREF et LEMC.
• Synchronisation maître-esclave NCO – aligne tous les NCO internes en acheminant un déclencheur basé sur GPIO à travers le BBP.

Pendant la synchronisation one-shot, l'utilisateur définit les paramètres JESD et configure l'option de moyennage SYSREF. Le système émet alors une impulsion SYSREF simultanée à tous les CI. Le registre de phase SYSREF-LEMC résultant est interrogé ; une valeur nulle confirme l'alignement. Ensuite, la synchronisation maître-esclave assigne un CI comme maître ; sa sortie GPIO0 pilote les entrées GPIO0 des CI restants. Le déclenchement sur le front montant du LEMC réinitialise les NCO de chaque esclave, les verrouillant à la phase du maître.

click for full size image

Figure 3. Les signaux SYSREF permettent la synchronisation one-shot ; les signaux GPIO permettent la synchronisation maître-esclave NCO, atteignant une phase déterministe. (Source : Analog Devices)

Après les deux étapes, les DDC de réception et DUC d'émission présentent des décalages de phase répétables sur 100 cycles de mise sous tension, même sous un gradient thermique statique. La Figure 4 montre les décalages de phase calibrés étroitement groupés pour chaque canal, confirmant un comportement déterministe pour les huit DDC et huit DUC.

click for full size image

Figure 4. Les DDC de réception fins (gauche) et DUC d'émission fins (droite) restent alignés après des cycles répétés de mise sous tension. (Source : Analog Devices)

Lorsque l'algorithme MCS est exécuté au démarrage, une phase déterministe est établie tant que les synthétiseurs PLL maintiennent leur relation de phase avec les signaux SYSREF. Pour contrer les changements de phase PLL induits par la dérive thermique, la plateforme incorpore des ajustements de phase des synthétiseurs PLL qui préservent l'alignement.

Dans le prochain volet, nous explorerons en détail les ajustements de phase PLL, examinerons l'évolutivité vers plusieurs sous-réseaux, et présenterons des algorithmes de calibration au niveau système qui s'appuient sur cette fondation déterministe.

Références

1. Del Jones, « JESD204C Primer: What's New and in It for You—Part 1. » Analog Dialogue, vol. 53, no 2, juin 2019.

2. Del Jones, « JESD204C Primer: What's New and in It for You—Part 2. » Analog Dialogue, vol. 53, no 3, juillet 2019.