Verilog Hello World
Il est toujours préférable de commencer en utilisant un exemple très simple, et aucun ne sert mieux l'objectif autre que "Hello World !".
// Single line comments start with double forward slash "//"
// Verilog code is always written inside modules, and each module represents a digital block with some functionality
module tb;
// Initial block is another construct typically used to initialize signal nets and variables for simulation
initial
// Verilog supports displaying signal values to the screen so that designers can debug whats wrong with their circuit
// For our purposes, we'll simply display "Hello World"
$display ("Hello World !");
endmodule
Un module appelé tb sans ports d'entrée-sortie agit comme le module supérieur pour la simulation. Le initial bloc démarre et exécute la première instruction au temps 0 unités. $display est une tâche système Verilog utilisée pour afficher une chaîne formatée sur la console et ne peut pas être synthétisée dans le matériel. Il est principalement utilisé pour aider au testbench et au débogage de conception. Dans ce cas, le message texte affiché à l'écran est "Hello World !".
ncsim> run Hello World ! ncsim: *W,RNQUIE: Simulation is complete.
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