Registres à décalage universels : entrée/sortie parallèle avec contrôle de décalage bidirectionnel

Un registre à décalage entrée parallèle/sortie parallèle accepte les données en parallèle, les décale et présente le résultat décalé, comme illustré ci-dessous.

Un registre à décalage universel étend cette capacité en prenant en charge le chargement parallèle, le décalage série et des options de contrôle supplémentaires telles que la direction et les modes de maintien.

 

 

Dans la figure ci-dessus, quatre bits de données sont appliqués aux entrées parallèles D_A D_B D_C D_D. Les signaux de contrôle de mode déterminent si les données sont chargées en parallèle ou décalées d'une position par impulsion d'horloge.

De nombreux dispositifs permettent à la même ligne de contrôle de sélectionner la direction du décalage. Chaque transition d'horloge déplace les données d'un bit ; la sortie décalée est disponible sur Q_A Q_B Q_C Q_D. Les broches « data-in » et « data-out » facilitent la mise en cascade de plusieurs registres.

Bien que le diagramme ne montre que la cascade par décalage vers la droite, les cascades par décalage vers la gauche peuvent être réalisées en ajoutant une seconde paire de broches « data-in » et « data-out » orientées vers la gauche.

La structure interne d'un registre entrée parallèle/sortie parallèle à décalage vers la droite est montrée ci-dessous. Les tampons tri-state sont optionnels mais courants dans les composants commerciaux.

 

 

Le 74LS395 est un exemple typique qui correspond étroitement au diagramme conceptuel ci-dessus. Un résumé abrégé de sa fiche technique suit ; la fiche complète est liée plus loin dans ce chapitre.

LD/SH’ contrôle le multiplexeur qui sélectionne entre le chargement parallèle et le décalage série. Lorsque LD/SH’ = 1, les quatre portes ET supérieures activent les entrées parallèles D_A D_B D_C D_D pour entrer dans les quatre bascules. L'entrée d'horloge est inversée, donc les données sont verrouillées sur le front descendant.

Avec le registre chargé, régler LD/SH’ = 0 active le chemin de décalage, déplaçant le contenu d'un bit vers la droite à chaque front descendant d'horloge. Après quatre horloges, les données auront quitté le registre sauf si elles sont mises en cascade via Q_D’ vers l'entrée série d'un autre dispositif.

 

 

Le diagramme montre un motif de données chargé dans Q_A Q_B Q_C Q_D puis décalé d'une position vers la droite. Le bit entrant est inconnu (marqué X) ; mettre la broche SER à la masse rendrait le niveau logique d'entrée clair.

Le décalage à deux horloges (décalage de deux bits) est illustré dans la figure suivante.

 

 

Ces références schématiques sont concises car la fonctionnalité essentielle est déjà couverte dans les figures plus détaillées qui suivent.

 

 

Pour une configuration à décalage vers la gauche, les bascules doivent être recâblées, échangeant les broches d'entrée série (SI) et de sortie série (SO). Le chemin de données devient : SI → Q_C → Q_B → Q_A → SO, soit l'inverse de la séquence de décalage vers la droite.

 

 

Les dispositifs commerciaux implémentent généralement le décalage bidirectionnel en ajoutant une ligne de contrôle (L/R). Le schéma suivant démontre un registre hypothétique qui peut décaler vers la gauche ou la droite selon le signal L/R.

 

 

Avec L/R = 1, le multiplexeur active le chemin de décalage vers la droite ; L/R = 0 sélectionne le chemin de décalage vers la gauche. L'entrée de données série (SR pour la droite, SL pour la gauche) alimente la première bascule, et la sortie série (cascade SR ou cascade SL) fournit les données quittant le registre.

 

 

Pour combiner le chargement parallèle avec le décalage bidirectionnel, une troisième ligne de contrôle (SH/LD’) est introduite. Lorsque SH/LD’ = 0, le multiplexeur de chargement transmet les entrées parallèles D_A D_B D_C aux bascules sur la prochaine horloge. Régler SH/LD’ = 1 désactive le chemin de chargement et réactive le contrôle de décalage déterminé par L/R.

Les implémentations commerciales, telles que le 74ALS299, ajoutent une porte ET supplémentaire pour prendre en charge un mode maintien (S1 S0 = 00), qui recharge continuellement la sortie à chaque horloge, préservant les données stockées.

Voir la section suivante pour le schéma du 74ALS299.

 

Dispositifs entrée parallèle / sortie parallèle et universels

Texas Instruments propose une gamme de registres à décalage série-parallèle. Consultez les liens ci-dessous pour les fiches techniques complètes.

• SN74LS395A – Registre à décalage entrée parallèle/sortie parallèle 4 bits
• SN74ALS299 – Registre à décalage universel entrée parallèle/sortie parallèle 8 bits

 

 

Le schéma interne du SN74LS395A est montré ci-dessus. Le symbole ANSI est présenté dans la figure suivante.

 

 

Le dispositif 4 bits est limité par le boîtier DIP 16 broches, qui doit accueillir les quatre broches de données, les broches de contrôle et les broches d'alimentation.

Les signaux de contrôle clés incluent :

• CLR’ – Réinitialisation active basse pour tous les étages.
• OC’ – Activation active basse pour les quatre tampons de sortie tri-state.
• LD/SH’ – Multiplexe entre le chargement parallèle (M1) et le décalage série (M2).
• C3/2 – Une horloge à front descendant qui horloge à la fois les données parallèles (via les signaux préfixés 3) et les données série (via les signaux préfixés 2).

Les tampons tri-state sont contrôlés par le signal EN4 (bas active les quatre tampons). Lorsque Q_D’ est mis en cascade vers la broche SER d'un autre dispositif, les données peuvent être décalées à travers plusieurs registres.

 

 

Le tableau ci-dessus, extrait de la fiche technique du 74ALS299, résume le fonctionnement du registre à décalage universel 8 bits. Les entrées de mode S1 et S0 sélectionnent l'une des quatre fonctions :

• 01 – Décalage vers la gauche
• 10 – Décalage vers la droite
• 11 – Chargement parallèle
• 00 – Maintien (rechargement continu de la sortie à chaque horloge)

En mode maintien, le bus de données est mis en haute impédance pour permettre à des dispositifs externes de piloter le bus pendant que le registre préserve son contenu.

Lorsque S1 S0 = 00, 01 ou 10 et que les signaux d'activation de sortie OE2’, OE1’ sont bas, les sorties du registre à décalage sont pilotées sur le bus.

 

 

La séquence de décalage vers la droite (S1 S0 = 10) est : SR → Q_A → Q_B → Q_C → Q_D → Q_E → Q_F → Q_G → Q_H (Q_H’).

La séquence de décalage vers la gauche (S1 S0 = 01) est : (Q_A’) → Q_A ← Q_B ← Q_C ← Q_D ← Q_E ← Q_F ← Q_G ← Q_H (Q_SL’).

Les tampons tri-state peuvent être désactivés en activant soit OE2’ soit OE1’ ; le contenu interne du registre reste inchangé mais n'est pas visible sur les broches de sortie.

 

 

Le symbole ANSI annoté clarifie les conventions de nommage utilisées dans la fiche technique. Notez que les bits de mode S0 S1 sont listés dans l'ordre inverse par rapport au tableau ci-dessus, une particularité de la documentation officielle.

 

Applications pratiques

L'exemple suivant montre comment un registre à décalage universel peut consolider un clavier distant et un afficheur LED en un seul dispositif pour un système d'alarme.

 

 

Dans le diagramme, le clavier et l'afficheur sont logés dans le même boîtier. Les données du clavier sont chargées en parallèle dans le registre à décalage sur une seule impulsion d'horloge, puis décalées en série vers la boîte d'alarme principale. Simultanément, les données LED de la boîte principale sont chargées en série dans le registre pour piloter les LEDs.

 

 

Huit LEDs et résistances de limitation de courant sont connectées aux huit broches E/S du SN74ALS299. Les LEDs ne peuvent être pilotées qu'en Mode 3 (S1 = 0, S0 = 0) lorsque les activations tri-state OE1’ et OE2’ sont mises à la masse, activant définitivement les sorties pendant les Modes 0, 1 et 2. Si le scintillement pendant le décalage est indésirable, les activations peuvent être liées aux bits de mode pour que les LEDs ne s'allument qu'en mode maintien.

Pendant le chargement parallèle, régler S0 = 1 (logique 0 après inversion) active les tampons tri-state pour tirer les contacts d'interrupteur vers la masse. Les contacts ouverts sont tirés à l'état haut par le réseau résistance-LED, créant un niveau logique haut clair lorsqu'aucune touche n'est pressée.

À l'instant t0, lorsque S0 et S1 sont tous deux hauts, les données des interrupteurs sont chargées dans le registre. Ensuite, huit impulsions d'horloge (t0 à t8) décalent les données de fermeture d'interrupteur vers la sortie via Q_H’, tandis que de nouvelles données LED sont décalées à l'entrée SR du registre.

Après le huitième décalage (t8), S1 passe à l'état bas, plaçant le registre en mode maintien (S1 S0 = 00). Les données stockées restent stables même si des horloges supplémentaires sont appliquées.

La génération d'horloge peut être gérée par un microcontrôleur si le débit est inférieur à 100 kHz ; pour des fréquences plus élevées, une logique dédiée peut produire les horloges et signaux de mode nécessaires.

 

Fiches de travail associées :

• Fiche de travail sur les registres à décalage

 

Registres à décalage série-parallèle : conversion de données série en parallèle pour une extension d'E/S efficace Compteurs anneau et compteurs Johnson : conception, fonctionnement et applications pratiques