Design avancé PCB carte mot de passe PCIe haute vitesse – Recherche & Innovation

Développement rapide Internet → email, paiement en ligne, communication personnelle → sécurité information = thème critique mondial. PKI (Public Key Infrastructure) = services sécurité via théorie clé publique. PCIe (Peripheral Component Interface Express) = 3e génération bus I/O, transmission série + interconnexion point-à-point → large adoption haute vitesse. Design système numérique : horloge haute fréquence → problèmes intégrité signal, intégrité alimentation, crosstalk → design PCB classique insuffisant pour stabilité système.

Cet article propose un schéma design PCB carte mot de passe haute vitesse basé PCIe, tirant parti de la transmission série haute vitesse PCIe.

Schéma global

FPGA Altera Cyclone IV GX EP4CGX50CF23C6N : intègre module IP PCIe hardcore → implémente design 4 canaux transmission données haute vitesse carte mot de passe. 4 puces : puce 1 (SM1), puce 2 (SM2/SM3), puce 3 (SM4), puce 4 (SSF33) → fonctions : initialisation, gestion clés, sauvegarde/restauration, gestion droits. Carte connectée PC via slot PCIe, pilotée par PC. IP hardcore FPGA → communication noyau PCIe / cache SRAM / module contrôle. Centre contrôle : Nios II = logiciel carte mot de passe. Puce mot de passe additionnelle → communication modules interface ↔ carte. Structure hardware Figure 1.

Design PCB haute vitesse

Empilement (Stackup) et implantation

Stackup = point critique. Bon design → inhibe rayonnement EMI, minimise tension transitoire plan alim/masse, blindage champ EM signal/alim. Général : multicouche + multi-alimentations en numérique haute vitesse. Stackup = f(fréquence horloge, coût fabrication, densité broches, délai fabrication, fiabilité). Couches multicouche = symétriques, nombre pair (asymétrique → gauchissement).

Carte connectée PC via slot PCIe : dimensions fixes (H ~67 mm, L ~174 mm), interface PCIe X4 en bas. Haute densité composants + routage épais → 6 couches : Signal, Alim, Signal, Alim, Masse, Signal. 3 couches signal, 1 masse, 2 alim → environnement intégrité signal requis.

Après stackup : groupes composants + implantation. 1) Position selon dimensions/motif PCB (connexion lignes, partition fonctionnelle, esthétique). 2) Distribution selon niveaux tension → fils alim courts → bruit alim réduit, stabilité accrue. Placement puce : attention circuit auxiliaire ↔ puce ; quartz derrière broches horloge. Composants bruyants loin quartz, près drivers. Broches alim/signal chaque puce : positions/directions ajustées selon connexions. Ratio L/l > 2:1 + positions fixes (slot PCIe, trous fixation, LED) → implantation composants fixes d'abord. Grand nombre lignes composant↔FPGA → implantation centrée FPGA en priorité → utiliser efficacement faces sup/inf, espace suffisant composants/trous positionnement.

Design alimentation

Design système alim = directement lié succès global. Bruit alim/masse → minimum pour fiabilité. Distribution par plans métalliques pleine couche → impédance/bruit alim réduits, fiabilité ↑. Multi-alimentations → multi-plans alim → élimine couplage impédance commune (boucle bruit). Condensateurs découplage → résolution intégrité alim. Placés face sup/inf seulement → pistes condensateurs courtes/larges. Largeur pistes = f(courant, matériau puce). Formule empirique : W (mm) ≥ L (mm/A) × I (A).

Multi-alimentations sur PCB : 1-2 tensions depuis backplane → conversion autres tensions. 2 architectures :

• Centralisée : 1 alim indépendante → conversion toutes tensions. Inconvénients : coût élevé, surface PCB grande.
• Distribuée : conversion multi-niveaux. Choisie ici.

Carte cryptographique : 6 tensions (12 V, 3,3 V, 5 V, 2,5 V, 1,2 V, 1,8 V). Architecture distribuée (Figure 2) :
1) 3,3 V + 12 V depuis slot PCIe.
2) 3,3 V → 5 V + 1,8 V (puce conversion) → alim connecteur + puce 3.
3) 12 V → 2,5 V → alim FPGA + puce 4.
4) 2,5 V → 1,2 V → alim FPGA + puce 2.

Design trous traversants (Through-hole)

Multicouche haute densité : trous traversants = transmission signaux inter-couches. Position critique :

• Pas sur pastille. 1 piste pour connexion. Sinon : tombstone, soudure insuffisante.
• Soldermask sur pastille trou : distance 4 mil.
• Pas au centre pastille composants CMS face soudure.

Position trous Figure 3.

Trous pas trop près goldfinger (côté insertion = chanfrein). Pour insertion slot PCIe : chanfrein (1–1,5)×45° sur deux bords carte insertion.

Routage signaux haute vitesse

Ajustement distribution → lignes connexion minimales → crosstalk réduit. Couche signal près multi-plans alim → éloignée plan référence alim pour éviter chemin retour par courant signal.

Horloge haute fréquence : gigue, dérive, déformation → impact système fort → design PCB haute vitesse = faible interférence onde signal. Priorité : distribution et routage horloge. Pistes horloge principales : courtes, droites, sans trous traversants, loin partie alim → évite crosstalk horloge/alim. Multi-horloges fréquences différentes sur même PCB : pas de parallélisme entre lignes horloge fréquences différentes. Multi-composants même fréquence horloge : distribution araignée (spider), arborescente (tree), ou ramifiée (branch).

Carte cryptographique haute vitesse : FPGA → 66,66 MHz via quartz PCB. Bouclage verrous internes FPGA → 200 MHz horloge base → interface puce 2 & 3. 100 MHz (division interne) → Nios II softcore + horloge travail hardware interne FPGA. 16 MHz (division) → puce 2 & 3. 20 MHz → puce 1 & 4. Distribution horloge Figure 4.

Transmission haute vitesse PCIe slot ↔ PC : paires différentielles → évite problèmes intégrité signal. Pas de fil masse entre paires différentielles (détruit couplage). Après routage paires différentielles : cuivrage autour signaux haute vitesse, espace libre rempli masse → capacité EMI ↑.

Clé routage : symétrie paires différentielles. Longueurs incompatibles → lecture/écriture données affectée, débit réduit. Pour validité lecture même période : différence délai signaux différentiels dans tolérance ; longueurs routage strictement égales. Routage serpentine (snake) pour ajuster délai. Ici : communication PC ↔ carte via PCIe ; TX/RX signaux différentiels ; longueur routage PCB contrôlée ≤ 25 mil. Diagramme adaptation longueur serpentine Figure 5.

Ressources :
• Concevoir PCB haute qualité
• Éléments design PCB influençant fabrication CMS
• Recherche design PCB haute vitesse systèmes embarqués
• Traitement différentiel isométrique et vérification simulation design PCB haute vitesse
• Service fabrication PCB complet PCBCart – options à valeur ajoutée
• Service assemblage PCB avancé PCBCart – dès 1 pièce