Simplifier l'acquisition de données AC/DC : Surmonter les défis ADC avec la technologie Sigma-Delta temps continu

Les phénomènes d'échantillonnage dans les convertisseurs analogique-numérique (ADC) induisent les problèmes d'aliasing et de coup de pied capacitif, et pour résoudre ces problèmes, les concepteurs utilisent des filtres et amplificateurs de pilotage qui introduisent leurs propres défis. Cela rend l'obtention de performance DC et AC de précision dans les applications à bande passante moyenne un défi, les concepteurs finissant par faire des compromis sur les objectifs système.

Cet article décrit les ADC sigma-delta (∑-Δ) temps continu qui résolvent inhérente et dramatiquement les problèmes d'échantillonnage en simplifiant les chaînes de signal. Ils éliminent le besoin de filtres antirepliement et de tampons, et résolvent les erreurs de décalage et dérive de chaîne de signal associées aux composants additionnels. Ces avantages réduisent la taille de la solution, facilitent la conception, et améliorent l'adaptation de phase et la latence globale du système. Cet article compare aussi avec les convertisseurs temps discret et met en lumière les bénéfices système, ainsi que les contraintes de l'utilisation d'ADC sigma-delta temps continu.

Fondamentaux de l'échantillonnage

La numérisation des données implique deux processus fondamentaux : échantillonnage et quantification, comme montré Figure 1. L'échantillonnage est la première étape où un signal analogique continu x(t) est converti en signal temps discret x(n) en utilisant la fréquence d'échantillonnage fS. Le résultat est uniformément espacé par une période de 1/TS (fS = 1/TS).

Figure 1. Échantillonnage de données. (Source : Analog Devices)

La seconde étape est la quantification, qui approxime la valeur de ces échantillons temps discret à l'une des valeurs finies possibles et est représentée en code numérique, comme montré Figure 1. Cette quantification vers un ensemble fini de valeurs mène à une erreur de numérisation appelée bruit de quantification.

Le processus d'échantillonnage résulte aussi en aliasing, où l'on voit un repliement des signaux d'entrée et leurs harmoniques autour de la fréquence d'horloge échantillonnage et maintien. Le critère de Nyquist requiert que la fréquence d'échantillonnage soit au moins deux fois la plus haute fréquence contenue dans le signal. Si la fréquence d'échantillonnage est inférieure au double de la fréquence analogique maximale, un phénomène appelé aliasing se produit.

Pour comprendre les implications de l'aliasing dans les domaines temporel et fréquentiel, considérons d'abord le cas d'une représentation temporelle d'une onde sinusoïdale unique échantillonnée comme montré Figure 2. Dans cet exemple, la fréquence d'échantillonnage fS n'est pas au moins 2fa, mais seulement légèrement supérieure à la fréquence d'entrée analogique fa, ne respectant donc pas le critère de Nyquist. Remarquez que le motif des échantillons réels produit une onde sinusoïdale aliasée à une fréquence inférieure égale à fS - fa.

Figure 2. Aliasing : représentation dans le domaine temporel. (Source : Analog Devices)

Figure 3. Aliasing : représentation dans le domaine fréquentiel. (Source : Analog Devices)

La bande passante de Nyquist est définie comme le spectre de fréquences de DC à fS/2. Le spectre de fréquences est divisé en un nombre infini de zones de Nyquist, chacune ayant une largeur égale à 0,5 fS. En pratique, l'échantillonneur idéal est remplacé par un ADC suivi d'un processeur FFT. Le processeur FFT ne fournit une sortie que de DC à fS/2 ; c'est-à-dire les signaux ou alias apparaissant dans la première zone de Nyquist.

Considérons le cas d'une onde sinusoïdale de fréquence unique fa échantillonnée à une fréquence fS par un échantillonneur à impulsion idéal (voir Figure 1). Supposons aussi que fS > 2fa. La sortie domaine fréquentiel de l'échantillonneur montre des alias, ou images, du signal original autour de chaque multiple de fS ; c'est-à-dire à fréquences égales à | ± KfS ± fa|, K = 1, 2, 3, 4, etc.

Maintenant considérons le cas d'un signal hors de la première zone de Nyquist en Figure 3. La fréquence du signal est seulement légèrement inférieure à la fréquence d'échantillonnage, correspondant à la condition montrée en domaine temporel Figure 2. Remarquez que même si le signal est hors de la première zone de Nyquist, son image (ou alias), fS - fa, tombe à l'intérieur. Revenant à Figure 3, il est clair que si un signal indésirable apparaît à l'une des fréquences d'image de fa, il se produira aussi à fa, produisant ainsi une composante de fréquence parasite dans la première zone de Nyquist.

Combattre les défis pour performance de précision

Pour applications haute performance, les concepteurs système doivent combattre le bruit de quantification, l'aliasing, et les problèmes d'échantillonnage à condensateur commuté résultant du processus d'échantillonnage. Les deux types d'ADC de précision — registres d'approximation successive (SAR) et ADC sigma-delta, disponibles dans l'industrie — sont conçus usando techniques d'échantillonnage à condensateur commuté.

Bruit de quantification

Dans un ADC Nyquist idéal, la taille du LSB de l'ADC déterminera le bruit de quantification ajouté à l'entrée pendant la conversion analogique-numérique. Ce bruit de quantification est étalé sur la bande passante fS/2. Pour combattre le bruit de quantification, la première technique est le suréchantillonnage, qui consiste à échantillonner le signal d'entrée à un taux bien plus élevé que la fréquence de Nyquist pour augmenter le rapport signal-bruit (SNR) et la résolution (ENOB). En suréchantillonnage, la fréquence d'échantillonnage est choisie N fois la fréquence de Nyquist (2 × fIN), et par conséquent le même bruit de quantification doit maintenant s'étaler sur N fois la fréquence de Nyquist. Cela relâche aussi les exigences sur le filtre antirepliement. Le ratio de suréchantillonnage (OSR) est défini comme fS/2fIN, où fIN est la bande passante du signal d'intérêt. Comme règle générale, suréchantillonner l'ADC par un facteur de quatre fournit un bit additionnel de résolution, ou une augmentation de 6 dB de la plage dynamique. L'augmentation du ratio de suréchantillonnage résulte en bruit global réduit et l'amélioration de la plage dynamique (DR) due au suréchantillonnage est ΔDR = 10log10 OSR en dB.

Le suréchantillonnage est inhérentement utilisé et implémenté avec un filtre numérique intégré et fonctionnalité de décimation. Le modulateur de suréchantillonnage de base dans l'ADC sigma-delta forme le bruit de quantification de sorte que la plupart se produit hors de la bande passante d'intérêt, résultant en une plage dynamique globale accrue à basses fréquences, comme montré Figure 4. Le filtre passe-bas numérique (LPF) supprime alors le bruit de quantification hors bande passante d'intérêt, et le décimateur réduit le taux de données de sortie au taux de Nyquist.

Figure 4. Un exemple de suréchantillonnage. (Source : Analog Devices)

Le façonnage de bruit est l'autre technique pour réduire le bruit de quantification. Dans les ADC sigma-delta, un quantifieur basse résolution (un à cinq bits) est utilisé dans une boucle après le filtre de boucle. Un DAC est utilisé en rétroaction pour soustraire le signal quantifié de l'entrée, comme montré Figure 5.

Figure 5. Façonnage de bruit. (Source : Analog Devices)

L'intégrateur continue de sommer l'erreur de quantification résultant en façonnage du bruit de quantification vers les hautes fréquences, qui peut alors être filtré par un filtre numérique. Figure 6 illustre la densité spectrale de puissance (PSD) de la sortie x[n] d'un ADC sigma-delta typique. La pente de façonnage de bruit dépend de l'ordre du filtre de boucle H(z) (voir Figure 11) et est (20 × n) dB/décade, où n est l'ordre du filtre de boucle. L'ADC sigma-delta atteint une haute résolution en bande par combinaison de façonnage de bruit et suréchantillonnage. La bande passante en bande est égale à fODR/2 (ODR signifie taux de données de sortie). Une résolution plus haute peut être obtenue en augmentant l'ordre du filtre de boucle ou en augmentant le ratio de suréchantillonnage.

Figure 6. Graphique suréchantillonnage et façonnage de bruit. (Source : Analog Devices)

Aliasing

Pour combattre l'aliasing en applications haute performance, des filtres antirepliement d'ordre supérieur sont utilisés pour éviter tout repliement. Un filtre antirepliement est un filtre passe-bas qui limite la bande du signal d'entrée et assure qu'il n'y a pas de composante de fréquence au-delà de la bande passante d'intérêt qui peut replier. La performance du filtre dépendra de la proximité du signal hors bande à fS/2, et de l'atténuation requise.

Pour les ADC SAR, l'écart entre la bande passante du signal d'entrée et la fréquence d'échantillonnage n'est pas énorme, donc nous avons besoin d'un filtre d'ordre supérieur qui appelle un design de filtre complexe, d'ordre supérieur, avec plus de puissance et plus de distorsion. Par exemple, si un SAR à 200 kSPS a une bande passante d'entrée de 100 kHz, le filtre antirepliement devra rejeter un signal d'entrée >100 kHz pour s'assurer qu'il n'y a pas d'aliasing. Cela nécessite un filtre d'ordre très élevé. Figure 7 montre la demande de courbe abrupte.

Figure 7. Exigence d'alias. (Source : Analog Devices)

Si une vitesse d'échantillonnage de 400 kSPS est choisie pour relâcher l'ordre du filtre, le rejet est nécessaire pour >300 kHz fréquence d'entrée. Augmenter la vitesse d'échantillonnage augmentera la puissance, et pour le double de vitesse, la puissance serait aussi doublée. Le suréchantillonnage supplémentaire au coût de puissance relâchera davantage l'exigence du filtre antirepliement, car la fréquence d'échantillonnage est bien plus haute que la bande passante d'entrée.

Dans les ADC sigma-delta, l'entrée est suréchantillonnée à un OSR bien plus élevé, donc l'exigence du filtre antirepliement est relâchée car la fréquence d'échantillonnage est bien plus haute que la bande passante d'entrée, comme montré Figure 8.

Figure 8. Exigence filtre antirepliement en sigma-delta. (Source : Analog Devices)

Figure 9 donne une idée de la complexité AAF pour architectures SAR et sigma-delta temps discret (DTSD). Si nous prenons une bande passante d'entrée -3 dB de 100 kHz pour atteindre 102 dB d'atténuation à la fréquence d'échantillonnage fS, un filtre antirepliement du second ordre sera nécessaire pour un ADC DTSD tandis que obtenir la même atténuation à fS nécessitera un filtre du cinquième ordre avec un ADC SAR.

Pour un ADC sigma-delta temps continu (CTSD), l'atténuation est inhérente, donc nous n'avons besoin d'aucun filtre antirepliement.

Figure 9. Exigence filtre AAF pour diverses architectures. (Source : Analog Devices)

Ces filtres peuvent être un point de douleur pour les concepteurs système, et ils doivent les optimiser pour le droop qu'ils fournissent dans la bande d'intérêt et fournir autant de rejet que possible. Ils ajoutent aussi beaucoup d'autres erreurs comme décalage, gain, erreur de phase, et bruit au système, réduisant ainsi sa performance.

De plus, les ADC haute performance sont de nature différentielle, donc nous avons besoin du double de composants passifs. Pour obtenir une meilleure adaptation de phase en applications multicanaux, tous les composants dans la chaîne de signal doivent bien correspondre. En résultat, des composants avec tolérances plus serrées sont requis.

Entrée à condensateur commuté

L'échantillonnage d'entrée à condensateur commuté repose sur le temps de stabilisation de l'entrée échantillonnée sur un condensateur, créant une demande de courant transitoire de charge/décharge quand l'interrupteur d'échantillonnage est activé/désactivé. C'est ce qu'on appelle le coup de pied sur l'entrée et appelle un amplificateur de pilotage d'entrée qui peut supporter ces courants transitoires. Aussi, l'entrée doit être stabilisée à la fin du temps d'échantillonnage et la précision de l'entrée échantillonnée détermine la performance de l'ADC, impliquant que l'amplificateur de pilotage doit se stabiliser rapidement après l'événement de coup de pied. Cela mène au besoin d'un driver haute bande passante qui peut supporter une stabilisation rapide et absorber le coup de pied de l'opération à condensateur commuté. Dans les entrées à condensateur commuté, chaque fois que l'échantillonnage est ACTIF, le driver doit immédiatement fournir la charge pour le condensateur de maintien. Cette surtension soudaine ne peut être fournie à temps que si le driver a des capacités de bande passante suffisantes. Du aux parasitiques de l'interrupteur, il y aura un coup de pied sur le driver au moment de l'échantillonnage. Si le coup de pied ne se stabilise pas avant le prochain échantillonnage, il résultera en une erreur échantillonnée, corrompant ainsi l'entrée de l'ADC.

Figure 10. Coup de pied d'échantillonnage. (Source : Analog Devices)

Figure 10 montre le coup de pied sur l'ADC DTSD. Si, par exemple, la fréquence d'échantillonnage est 24 MHz, le signal de données doit se stabiliser dans 41 ns. Puisque la référence est aussi une entrée à condensateur commuté, un tampon haute bande passante est aussi nécessaire sur la broche d'entrée de référence. Ces tampons de signal d'entrée et de référence ajoutent au bruit et baissent la performance globale de la chaîne de signal. De plus, les composantes de distorsion du driver de signal d'entrée (autour de la fréquence S&H) ajoutent davantage aux exigences antirepliement. Aussi, avec les entrées à condensateur commuté, les changements de vitesse d'échantillonnage résulteront en courant d'entrée variable. Cela pourrait résulter en réajustement du système pour réduire l'erreur de gain générée dans le driver ou l'étage précédent pendant le pilotage de l'ADC.

ADC Sigma-Delta Temps Continu

Un ADC CTSD est une architecture alternative sigma-delta qui tire parti de principes comme suréchantillonnage et façonnage de bruit, mais qui a un moyen alternatif d'implémenter l'opération d'échantillonnage offrant des bénéfices système significatifs.

Figure 11 montre une comparaison d'architecture DTSD et CTSD. Comme nous voyons dans l'architecture DTSD, l'entrée est échantillonnée avant la boucle. Le filtre de boucle H(z) est discret en temps et implémenté avec des intégrateurs à condensateur commuté. Le DAC de rétroaction est aussi basé sur condensateur commuté. Comme il y a échantillonnage à l'entrée, ce qui résultera en problème d'aliasing depuis f_S, un filtre antirepliement additionnel est requis sur l'entrée avant qu'elle ne soit échantillonnée.

Figure 11. Schémas modulaires temps discret et temps continu. (Source : Analog Devices)

CTSD n'a pas d'échantillonneur à l'entrée. Plutôt, il est échantillonné au quantifieur à l'intérieur de la boucle. Le filtre de boucle est maintenant temps continu utilisant des intégrateurs temps continu, et il en va de même pour le DAC de rétroaction. Similaire au quantification qui se forme, l'aliasing dû à l'échantillonnage se forme aussi. Cela résulte en un ADC presque non-échantillonneur, faisant une classe à part.

La fréquence d'échantillonnage du CTSD est fixe, contrairement au DTSD où la fréquence d'échantillonnage du modulateur peut être facilement mise à l'échelle. Aussi, les ADC CTSD sont connus pour être moins tolérants au jitter que les équivalents à condensateur commuté. Les oscillateurs cristal ou CMOS off-the-shelf fournissent des horloges à faible jitter aux ADC localement, ce qui aide à éviter la transmission d'horloge à faible jitter sur isolation et réduit CEM.

Les deux bénéfices primaires du CTSD sont le rejet d'alias inhérent et les entrées résistives pour signaux et référence.

Antirepliement inhérent

Déplacer le quantifieur à l'intérieur de la boucle résulte en rejet d'alias inhérent. Comme montré Figure 12, le signal d'entrée passe à travers le filtre de boucle avant d'être échantillonné et l'erreur de repliement (alias), introduite au quantifieur, voit aussi ce filtre. Le signal et l'erreur d'alias verront la même fonction de transfert de bruit que la boucle sigma-delta, et les deux auront un façonnage de bruit similaire au bruit de quantification dans les architectures sigma-delta. Ainsi, la réponse en fréquence de la boucle CTSD rejette naturellement les signaux d'entrée autour des multiples entiers de la fréquence d'échantillonnage, agissant comme un filtre antirepliement.

Figure 12. Réponse en fréquence d'un modulateur CTSD. (Source : Analog Devices)

Entrée résistive

Avoir des entrées résistives sur signaux et entrées de référence rend le pilotage plus facile que les configurations échantillonnage-maintien. Avec des entrées résistives constantes, il n'y a pas de coup de pied et le driver peut être complètement retiré. L'entrée est sans distorsion, comme montré Figure 13. Et comme la résistance d'entrée est constante, le réajustement du système pour erreurs de gain est aussi éliminé.

Figure 13. Stabilisation d'entrée pour CTSD. (Source : Analog Devices)

Les entrées analogiques peuvent être bipolaires même si l'ADC a une alimentation unipolaire. Cela peut éliminer le besoin de décalage de niveau d'un frontal bipolaire vers l'ADC. La performance DC de l'ADC peut ne pas être la même car la résistance d'entrée a maintenant un courant dépendant du mode commun d'entrée ainsi que le courant d'entrée.

La charge de référence est aussi résistive, ce qui réduit le coup de pied de commutation, donc un tampon de référence séparé n'est pas requis. La résistance pour un filtre passe-bas peut être réalisée on-chip pour qu'elle puisse suivre avec la charge résistive on-chip (car elles pourraient être du même matériau), pour une dérive d'erreur de gain en température réduite.

L'architecture CTSD n'est pas nouvelle, mais les méga-tendances des marchés industriels et d'instrumentation demandent performance de précision DC et AC à bande passante plus élevée. De plus, les clients préfèrent un design plateforme unique qui s'adapterait à la plupart de leurs solutions pour réduire leur time-to-market.

L'architecture CTSD a été le choix dans un large ensemble d'applications allant de l'audio haute performance au frontend RF de combiné cellulaire due à plusieurs avantages sur d'autres types d'ADC. Les bénéfices incluent une plus grande aptitude à l'intégration et faible consommation, mais aussi, et peut-être plus important, parce qu'utiliser un CTSD résout plusieurs problèmes système significatifs. Du à plusieurs limitations technologiques, l'usage de CTSD a été précédemment limité à bande passante/fréquence audio relative et plage dynamique plus faible. Par conséquent, les convertisseurs Nyquist haute performance comme les ADC approximation successive et convertisseurs DTSD suréchantillonnés ont été la solution principale pour applications précision haute performance/bande passante moyenne.

Cependant, les percées technologiques récentes ont permis de surmonter de nombreuses limitations. Par exemple, l'AD7134 d'Analog Devices supporte un ADC haute précision DC à 400 kHz bande passante basé sur CTSD qui atteint des spécifications de performance substantiellement plus élevées, tout en fournissant précision DC et, en retour, permettant la solution pour plusieurs problèmes système importants en applications d'instrumentation haute performance. L'AD7134 intègre aussi un convertisseur de taux d'échantillonnage asynchrone (ASRC) fournissant des données à taux de données variables dérivés de la vitesse d'échantillonnage fixe du CTSD. Le taux de données de sortie peut être indépendant de la fréquence d'échantillonnage du modulateur et peut permettre l'utilisation réussie d'ADC CTSD pour différents débits granulaires. La flexibilité de changer le taux de données de sortie à un niveau granulaire permet aussi aux utilisateurs d'utiliser l'échantillonnage cohérent.

Le rejet d'alias inhérent élimine le besoin de filtre antirepliement, résultant en moins de composants et taille de solution plus petite. Plus important, les problèmes de performance qui accompagnent un filtre antirepliement comme droop, erreurs comme décalage, gain, erreur de phase, et bruit dans le système ne sont plus présents. Un filtre antirepliement ajoute aussi significativement à la latence globale dans la chaîne de signal selon le rejet nécessaire. L'élimination du filtre élimine ce délai complètement, permettant conversion de précision dans applications de boucle de contrôle numérique bruitées.

Sans filtre antirepliement au niveau système, l'adaptation de phase en systèmes multicanaux peut être vastly améliorée. C'est particulièrement utile en applications exigeant faible désaccord canal-à-canal comme surveillance vibratoire, mesures de puissance, modules acquisition de données, et sonar. En raison de leur action de filtrage inhérente, les ADC CTSD sont aussi immunisés contre toute interférence au niveau système, ainsi que depuis l'intérieur du CI lui-même. Dans les ADC DTSD et SAR, il faut prendre soin qu'il y a moins d'interférence quand l'ADC échantillonne. Aussi, il y aurait immunité contre interférence sur lignes d'alimentation due à l'action de filtrage inhérente. Avec entrées analogiques et de référence résistives constantes, le besoin de driver peut être complètement éliminé. Encore une fois, cela adresse les préoccupations de performance comme erreurs décalage, gain, erreur de phase, et bruit au système ne sont plus là.

La lutte pour atteindre la performance de précision est minimale car le nombre d'éléments conçus est significativement réduit. Cela résulte en temps de conception plus rapide, time-to-market plus rapide pour clients, gestion BOM plus facile, et fiabilité. L'élimination d'un filtre antirepliement, d'un driver, et d'un tampon de référence réduira significativement la surface de carte système. Un amplificateur d'instrumentation peut être utilisé pour piloter directement l'ADC. Par exemple, avec l'AD7134, comme c'est un ADC entrée différentielle seulement, un in-amp différentiel comme le LTC6373 peut être utilisé comme driver. La comparaison Figure 14 montre la chaîne de signal pour une chaîne basée temps discret et une chaîne basée temps continu. Notre expérience montre 70% d'économie de surface comparé à une chaîne de signal temps discret équivalente, en faisant un excellent choix pour applications multicanaux haute densité.

En conclusion, cette approche offre réduction significative de taille système, simplifie la conception de chaîne de signal, rend le système plus robuste, et réduit le time-to-market global avec design-in facile sans troquer aucun paramètre de performance exigé par applications d'instrumentation de précision.

Figure 14. Comparaison chaîne de signal temps discret (gauche) et temps continu (droite). (Source : Analog Devices)

Figure 15. Comparaison taille chaîne temps discret et temps continu. (Source : Analog Devices)

Références

Kester, Walt. « MT-002: What the Nyquist Criterion Means to Your Sampled Data System Design. » Analog Devices, Inc., 2009.

Pavan, Shanti. « Alias Rejection of Continuous-Time Δ∑ Modulators with Switched Capacitor Feedback DACs. » IEEE Transactions on Circuits and Systems I: Regular Papers, Vol. 58, No. 2, Février 2011.

Schreier, Richard et Gabor C. Temes. Understanding Delta-Sigma Data Converters. John Wiley and Sons, 2005.

Remerciements

L'auteur voudrait remercier Abhilasha Kawle, Avinash Gutta, et Roberto Maurino pour leur soutien sur cet article.